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J-GLOBAL ID：200903007942961855

半導体装置およびその製造方法

Inventor： 久宗 義明
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1997110820
Publication number (International publication number)：1998098170
Application date： Apr. 28, 1997
Publication date： Apr. 14, 1998
Summary：

【要約】【課題】コンタクト孔に係わる電気接続特性の低下と、層間絶縁膜の表面上に設けられる配線の加工性の低下とを同時に抑制するデバイス構造を有するコンタクト・レス型のメモリ・セルを有するフラッシュ・メモリを提供する。【解決手段】窪み103の底面には、それぞれの浮遊ゲート電極112に制御ゲート電極113A等が積層されたコンタクト・レス型のメモリ・セルが設けられ、制御ゲート電極113A等とゲート電極114B,114aa等との高さは概ね一致し、コンタクト孔119,119BはP型シリコン基板101の主表面に設けられたN+ 型拡散層115aに達している。

Claim (excerpt)：

半導体基板の主表面の所要の領域には、概ね逆台形の姿態を有し,平坦な底面を有する窪みが設けられ、前記窪みの底面には、積層ゲート電極型でコンタクト・レス型の不揮発性メモリ・セルを有して成るセル・アレイ領域が設けられ、前記半導体基板の主表面には周辺回路領域が設けられ、前記窪みに隣接する前記半導体基板の主表面と該窪みの底面の端部とを含んだ帯状の領域の少なくとも一部には、前記周辺回路領域およびセル・アレイ領域もしくは該セル・アレイ領域間を接続する接続領域が設けられていることを特徴とする半導体装置。

IPC (5)：

H01L 27/115 ,  G11C 16/04 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3)：

H01L 27/10 434 ,  G11C 17/00 622 A ,  H01L 29/78 371