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J-GLOBAL ID：200903008173161839

半導体装置及び半導体装置の製造方法

Inventor： 藤沢 哲也 ,  生雲 雅光 ,  松木 浩久 ,  佐藤 光孝 ,  井川 治 ,  愛場 喜孝
Applicant, Patent owner： 富士通株式会社
Agent (1)： 伊東 忠彦
Gazette classification：公開公報
Application number (International application number)：2003127344
Publication number (International publication number)：2004056093
Application date： May. 02, 2003
Publication date： Feb. 19, 2004
Summary：

【課題】複数の半導体素子を並べて配置した際に半導体素子の回路形成面を容易に平坦化することができ、再配線の形成工程が簡略化された半導体装置及びその製造方法を提供することを課題とする。【解決手段】搭載する半導体素子12,13の厚みと同じ厚みの樹脂層14を基板11上に形成する。樹脂層14を部分的に除去して開口部14aを形成し、開口部14a内に回路形成面を上にして半導体素子を配置する。樹脂層14の表面と半導体素子の回路形成面とにわたって有機絶縁層16を形成し、有機絶縁層16上に再配線層17を形成する。再配線層中の配線を介して半導体素子の電極に電気的に接続された入出力端子18を再配線層上に形成する。半導体素子12,13の厚みは50μm以下である。【選択図】 図1

Claim (excerpt)：

基板上に接着剤層を介して平面的に配置された複数の半導体素子と、 前記基板上に形成され、該半導体素子の厚みと実質的に同じ厚みを有し、該半導体素子の周囲に位置する樹脂層と、 該樹脂層の表面と前記半導体素子の回路形成面とに渡って形成された有機絶縁層と、 該有機絶縁層の上及び前記半導体素子の電極上に形成された再配線層と、 該再配線層内の配線によりに前記半導体素子の回路形成面上の電極に電気的に接続された外部接続用端子と を有することを特徴とする半導体装置。

IPC (2)：

H01L25/04 ,  H01L25/18

FI (1)：

H01L25/04 Z

Patent cited by the Patent：

Cited by examiner (1)

• 複合半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平8-062451   Applicant：株式会社日立製作所