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J-GLOBAL ID：200903008310940255
マイクロプロセッサ装置
Inventor：
Applicant, Patent owner：
Agent (1)：
小沢 信助
Gazette classification：公開公報
Application number (International application number)：1992063301
Publication number (International publication number)：1993265790
Application date： Mar. 19, 1992
Publication date： Oct. 15, 1993
Summary：
【要約】 (修正有)【目的】 2つのプロセッサを同期運転し、動作一致の確認と、誤動作が無いかをチェックする冗長化構成の高信頼性のマイクロプロセッサで、プロセッサのむやみの切り替り防止と全体のパフォーマンスの向上をはかる。【構成】 同一動作と同期運転のプロセッサ11,12と、キャッシュメモリ13,14と、各メモリ13,14のデータに対する誤り検出訂正回路15,16と、プロセッサ11,12からの出力データの比較照合結果で、何れかのプロセッサからのデータをシステムバスBS2に出力するかを決める比較回路18と、システムバスBS2を経由して使用されるイメンメモリ19と、誤り検出訂正回路15,16からのエラー信号を入力し、一対のマイクロプロセッサ11,12に対してシステムバスBS2の使用権を管理させ、キャッシュメモリ13,14に対する訂正不可能なエラー検出時はメインメモリ19の参照リードを許可する制御回路17とで構成される。
Claim (excerpt)：
同一の動作を同期して実行する第1,第2のマイクロプロセッサ(11,12)と、これらの各マイクロプロセッサに対応して設けられたローカルメモリ(13,14)と、これらの各ローカルメモリに対してデータのエラー検出訂正を行う誤り検出訂正回路(15,16)と、各前記マイクロプロセッサ(11,12)からの出力を比較・照合を行い、出力データの比較照合の結果に応じて、いずれかのマイクロプロセッサからのデータをシステムバス(20)に出力するか否かを決定する比較回路(18)と、前記システムバスを経由して使用されるグローバルメモリ(19)と、前記それぞれのローカルメモリに対する誤り検出訂正回路からのエラー信号を入力し、一対のマイクロプロセッサに対してそれぞれにシステムバス(20)の使用権を管理させ、一方のローカルメモリに対する訂正不可能なエラー検出時は、前記システムバスに接続されているグローバルメモリの参照リードを許可する制御回路(17)とを設けたことを特徴とするマイクロプロセッサ装置。
IPC (3)：
G06F 11/18 310
, G06F 15/16 460
, G06F 15/16 470
