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J-GLOBAL ID：200903008473821636
薄膜トランジスタの製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
則近 憲佑
Gazette classification：公開公報
Application number (International application number)：1992261423
Publication number (International publication number)：1994204247
Application date： Sep. 30, 1992
Publication date： Jul. 22, 1994
Summary：
【要約】 (修正有)【目的】 ゲート電極とソースまたはドレイン電極の重なりによる浮遊容量を減らし得るセルフアラインによるLCD用TFTの製造において、ソースとドレイン電極の抵抗を十分小さくできるTFT製造方法を提供する。【構成】 基板11の表面にゲート電極12を形成し、該電極上に第1の絶縁層SiNx層21、第1の半導体層a-Si層22、さらに第2の絶縁層SiNx層23を順次形成する。次に第2絶縁層表面にレジストを塗布し、ゲート電極をマスクとして基板裏面からレジストを感光させ、不要部分をエッチング除去してゲート電極上にレジストのマスクを形成する。このマスク上から第2絶縁層23をエッチングしゲート電極12上に残置してマスク層31とし、第1半導体層22上にそれよりキャリア濃度の高い第2の半導体層n+a-Si層41、金属層のW層42を、第2の絶縁層から形成したマスク層上以外に選択的に成長させゲート電極に整合させる。
Claim (excerpt)：
表裏2つの主面を有する基板の表面に、ゲート電極を形成する工程と、前記ゲート電極上に第1の絶縁層を形成する工程と、この第1の絶縁層上に第1の半導体層を形成する工程と、この第1の半導体層上に第2の絶縁層を形成する工程と、前記第2の絶縁層表面にレジストを塗布し、前記ゲート電極をマスクとして前記基板の裏面から光を照射して前記レジストを感光させ、不要部分をエッチング除去することにより前記ゲート電極上にレジストのマスクを形成する工程と、このレジストのマスク上から前記第2の絶縁層をエッチングすると共に前記ゲート電極上に残置してマスク層とする工程と、前記第1の半導体層上に前記半導体層よりも高いキャリア濃度の第2の半導体層を介して、或いは介さずに、金属層、或はシリサイド層の内の一つを前記第2の絶縁層から形成したマスク層上以外に選択的に形成させゲート電極に整合させる工程とを含むことを特徴とする薄膜トランジスタの製造方法。
IPC (3)：
H01L 21/336
, H01L 29/784
, G02F 1/136 500
Cited by examiner (8)
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