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J-GLOBAL ID：200903008608869880

半導体装置及びその製造方法

Inventor： 吉富 崇 ,  蓮見 良治 ,  猪原 正弘
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：2000070937
Publication number (International publication number)：2001267320
Application date： Mar. 14, 2000
Publication date： Sep. 28, 2001
Summary：

【要約】【課題】金属埋め込み多層配線の配線層間に受動素子とそのシールド層を形成し、半導体基板の上面に形成される能動素子との間のクロストークを回避する。【解決手段】多層のCu埋め込み配線を構成する上部配線層にキャパシタ、抵抗体、及びインダクタ等の受動素子を形成し、この受動素子の下部配線層に前記受動素子との電気的及び磁気的結合を遮断するシールド層を形成することにより、占有面積の大きい前記受動素子の直下部における半導体基板上に、クロストークを生じることなくトランジスタ等の能動素子を配置することができるので、半導体装置の集積度が大幅に向上する。また、Cu埋め込み多層配線の形成に際し、SiON等の反射防止膜をコンタクトホールと配線溝の開口に共通に用いることにより、コンタクトホール周辺部におけるクラウンの生成を回避し、高歩留まりで工程数が少ない高信頼性の半導体装置を提供することが可能になる。

Claim (excerpt)：

半導体基板上に形成されたキャパシタ、抵抗体、及びインダクタからなる受動素子を含む半導体装置において、前記半導体装置は金属埋め込み多層配線を具備し、前記受動素子が前記金属埋め込み多層配線の上部配線層に形成され、前記半導体基板の上面に形成された能動素子と前記受動素子との間のクロストークを回避するシールド層が、前記受動素子が形成された前記上部配線層の下部の配線層に形成されることを特徴とする半導体装置。

IPC (4)：

H01L 21/3205 ,  H01L 21/768 ,  H01L 27/04 ,  H01L 21/822

FI (6)：

H01L 21/88 S ,  H01L 21/90 B ,  H01L 27/04 C ,  H01L 27/04 D ,  H01L 27/04 L ,  H01L 27/04 P

F-Term (40)：

5F033HH11 ,  5F033HH32 ,  5F033JJ11 ,  5F033JJ32 ,  5F033KK11 ,  5F033KK32 ,  5F033MM01 ,  5F033NN01 ,  5F033NN37 ,  5F033NN38 ,  5F033NN39 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ04 ,  5F033QQ13 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR06 ,  5F033RR08 ,  5F033SS21 ,  5F033TT01 ,  5F033VV03 ,  5F033VV08 ,  5F033VV09 ,  5F033VV10 ,  5F033XX23 ,  5F038AC05 ,  5F038AC09 ,  5F038AC14 ,  5F038AC15 ,  5F038AR06 ,  5F038AR07 ,  5F038AR19 ,  5F038AR25 ,  5F038AZ04 ,  5F038BH10 ,  5F038BH19 ,  5F038CD18 ,  5F038DF12 ,  5F038EZ20