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J-GLOBAL ID：200903008731023782

薄膜トランジスタアレイの製造方法

Inventor： 石井 裕満 ,  小泉 真澄
Applicant, Patent owner： カシオ計算機株式会社 ,  沖電気工業株式会社
Agent (1)： 清水 守 (外1名)
Gazette classification：公開公報
Application number (International application number)：1993332068
Publication number (International publication number)：1995191346
Application date： Dec. 27, 1993
Publication date： Jul. 28, 1995
Summary：

【要約】【目的】 工程の低減を図るとともに、フロンレスドライエッチングプロセスに対応した、歩留まりの向上した薄膜トランジスタアレイの製造方法を提供する。【構成】 互いに交差させて配置した複数のアドレス配線と複数のデータ配線の各交差部に、薄膜トランジスタと、該薄膜トランジスタのソース電極とドレイン電極の何れか一方に接続された画素電極とがマトリックス状に複数配列され、前記薄膜トランジスタのゲート電極に前記アドレス配線が、ソース電極とドレイン電極の他方にデータ配線が夫々接続された液晶表示装置用薄膜トランジスタの製造方法において、絶縁性透明基板21上にゲート電極22を形成し、該ゲート電極22のゲート絶縁用SiN膜23上にn- a-Si膜24を介してブロッキング層25を形成する工程と、該ブロッキング層25の両側にコンタクト層26a,26bをn+ -a-Si膜26で形成する工程と、前記コンタクト層26aに画素電極を接続する工程とを施す。

Claim (excerpt)：

互いに交差させて配置した複数のアドレス配線と複数のデータ配線の各交差部に、薄膜トランジスタと、該薄膜トランジスタのソース電極とドレイン電極の何れか一方に接続された画素電極とがマトリックス状に複数配列され、前記薄膜トランジスタのゲート電極に前記アドレス配線が、ソース電極とドレイン電極の他方にデータ配線が夫々接続された薄膜トランジスタアレイの製造方法において、(a)絶縁性透明基板上にゲート電極を形成し、該ゲート電極を覆う絶縁膜と、該絶縁膜上に不純物を含まないn- アモルファスシリコン膜とを順次積層し、該n- アモルファスシリコン膜上にトランジスタのチャンネル部に対応させてブロッキング層を形成する工程と、(b)n- アモルファスシリコン膜上の前記ブロッキング層を挟んでその両側それぞれに不純物を含んだn+ -アモルファスシリコン膜からなるコンタクト層を互いに電気的に分離させて形成する工程と、(c)前記コンタクト層の一方に透明電極からなる画素電極を接続する工程とを施すことを特徴とする薄膜トランジスタアレイの製造方法。

IPC (2)：

G02F 1/136 500 ,  H01L 29/786

Patent cited by the Patent：

Cited by examiner (3)

• 特開平1-179366
  
• 特開平2-042761
  
• 特開平4-253342