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J-GLOBAL ID：200903008998918258
メモリアクセス制御装置
Inventor：
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Applicant, Patent owner：
Agent (1)：
武 顕次郎
Gazette classification：公開公報
Application number (International application number)：1995289836
Publication number (International publication number)：1997134314
Application date： Nov. 08, 1995
Publication date： May. 20, 1997
Summary：
【要約】【課題】 システム全体の性能を落すことなく、論理規模の増大も最小限に留めて、記憶モジュールの読み出しとデータのエラー処理とを効率的に行う。【解決手段】 処理装置A102は、記憶モジュール101より読み出したデータを直接ラッチ105に受け取り、このデータを使用して処理を行う。誤り検出回路110は、同時にデータを受け取り、ECCコード114を用いてエラーチェックを行い、誤り訂正回路109は、誤り訂正を行って訂正後のデータをラッチ106に保持する。エラーが検出された場合、処理装置A102は、割り込みにより、現行の処理を中断して、セレクタ107を切り替えてラッチ106から訂正済みデータをラッチ105に受け取って処理のやり直しを行う。一方、処理装置B103は、記憶モジュール101より読み出したデータを直接受け取らず、誤り訂正回路109により訂正されラッチ106に保持されたデータのみをラッチ105に受け取り、このデータを使用して処理を行う。
Claim (excerpt)：
データと誤り検出・訂正コードとが記憶される記憶モジユールと、該記憶モジユールから読み出されたデータの誤り検出・訂正回路を備えたメモリアクセス制御装置において、読み出しデータを直接処理装置へ転送するモードと、誤り検出・訂正回路により訂正後のデータを処理装置に転送するモードとを備え、記憶モジユールからのデータ読み出し時間がシステム性能上重要である処理を、読み出しデータを直接処理装置へ転送して行わせ、記憶モジユールからのデータ読み出し時間が重要でない処理を、誤り検出・訂正回路により訂正後のデータを処理装置に転送して行わせることを特徴とするメモリアクセス制御装置。
IPC (3)：
G06F 12/16 320
, G06F 11/10 330
, G06F 13/00 301
G06F 12/16 320 F
, G06F 11/10 330 M
, G06F 13/00 301 L
