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J-GLOBAL ID：200903009100887978

CPU周辺回路

Inventor： 保田 浩之
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 大西 健治
Gazette classification：公開公報
Application number (International application number)：1997175969
Publication number (International publication number)：1999025034
Application date： Jul. 01, 1997
Publication date： Jan. 29, 1999
Summary：

【要約】【課題】 スループットを向上させたCPU周辺回路を提供する。【解決手段】 CPU11は、サイクル開始信号をアサートすると共に、遅延時間生成専用のI/Oアドレスとして要求先アドレスを出力し、必要な遅延時間に相当する値をライトデータとしてI/O命令を1回発行する。CPU周辺制御部12は、要求先アドレスが遅延時間生成専用のI/Oアドレスに対するアクセスであることを認識すると、CPUクロックをカウントすることによって時間を測り、ライトデータの値に対応した遅延時間が経過した後、CPU11に対して終了信号をアサートしてI/O命令の実行を終了させ、サイクル開始信号がアサートされた時刻から終了信号がアサートされた時刻までPCIバスLBを解放する。

Claim (excerpt)：

第1のクロックに同期して第1のサイクル開始信号をアサートした後、第1のバスに要求先アドレス及びI/O命令を出力することによって該第1のバス上における該要求先アドレスに対応したデバイスとの該I/O命令に基づくトランザクションを開始し、第1の終了信号を受け取った時に該トランザクションを終了するCPUと、前記第1のバスを介して前記CPUに接続されると共に該第1のバスよりも下位の第2のバスを介して支配下のデバイスに接続され、前記要求先アドレスが該支配下のデバイスを示す場合、前記第1のクロックよりも低い周波数の第2のクロックに同期して該第2のバス上に第2のサイクル開始信号をアサートした後、該第2のバスに該要求先アドレス及び前記I/O命令を出力して該第2のバス上における該デバイスとの該I/O命令に基づくトランザクションを開始し、該デバイスが第2の終了信号をアサートして該トランザクションを終了した時に、前記第1の終了信号を前記CPUへ送出するCPU周辺制御部と、前記第2のバスを介して前記CPU周辺制御部に接続され、前記要求先アドレスが自回路及び前記CPU周辺制御部以外のデバイスを示す場合、前記第2のクロックよりも低い周波数の第3のクロックに同期して該第2のバスよりも下位の第3のバス上に第3のサイクル開始信号をアサートすると共に、該第3のバスのアドレスバスに該要求先アドレス及び前記I/O命令を出力して該第3のバス上における該デバイスとの該I/O命令に基づくトランザクションを開始し、該デバイスが第3の終了信号をアサートして該トランザクションを終了した時に、前記第2の終了信号を前記CPU周辺制御部へ送出する拡張バスブリッジ回路とを、備えたCPU周辺回路において、前記CPU周辺制御部に、前記CPUが前記第2又は第3のクロックに同期して動作するデバイスにアクセスするためのI/O命令を発行した時、一定の遅延時間が経過した後に該CPUに対して前記第1の終了信号を送出し、且つ該I/O命令の実行開始から該第1の終了信号を送出するまで前記第2のバスを解放する機能を設けたことを特徴とするCPU周辺回路。