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J-GLOBAL ID：200903009270257260

半導体素子の多層配線形成方法

Inventor： 原田 裕介
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 清水 守 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992326472
Publication number (International publication number)：1994177257
Application date： Dec. 07, 1992
Publication date： Jun. 24, 1994
Summary：

【要約】【目的】 塩素を含むガスを用い、ECRプラズマを発生させて、前記IC基板にバイアスを印加させることにより、スルーホール底部のAl表面のクリーニングを行うことにより、スルーホールの導通がとれるTi/TiN膜を形成し、歩留まりの良い半導体素子の多層配線形成方法を提供する。【構成】 IC基板21上に絶縁膜22を形成する工程と、この絶縁膜22上に第1層配線23を形成する工程と、その上に層間絶縁膜24を形成する工程と、その層間絶縁膜24にスルーホール25を開孔する工程と、塩素を含むガスを用い、ECRプラズマを発生させて、前記IC基板21にバイアスを印加させ、前記スルーホール25底部の第1層配線23の表面をクリーニングする工程と、前記IC基板21のバイアスを止め、Ti膜及び反応系ガスを添加してTiN膜を形成する工程と、その後のブランケットW膜28及び第2層配線29を形成する工程とを施すようにしたものである。

Claim (excerpt)：

(a)IC基板上に絶縁膜を形成する工程と、(b)該絶縁膜上に下層配線を形成する工程と、(c)その上に層間絶縁膜を形成する工程と、(d)該層間絶縁膜にスルーホールを開孔する工程と、(e)塩素を含むガスを用い、ECRプラズマを発生させて、前記IC基板にバイアスを印加させ、前記スルーホール底部の下層配線の表面をクリーニングする工程と、(f)前記IC基板のバイアスを止め、Ti膜及び反応系ガスを添加してTiN膜からなる密着層を形成する工程と、(g)その後の前記スルーホールを埋める高融点金属及び第2層配線を形成する工程とを施すことを特徴とする半導体素子の多層配線形成方法。

IPC (2)：

H01L 21/90 ,  H01L 21/3205