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J-GLOBAL ID：200903009473202231

半導体装置の製造方法

Inventor： 鈴木 説男
Applicant, Patent owner： ソニー株式会社
Agent (1)： 船橋 國則
Gazette classification：公開公報
Application number (International application number)：1995080111
Publication number (International publication number)：1996279488
Application date： Apr. 05, 1995
Publication date： Oct. 22, 1996
Summary：

【要約】【目的】 被エッチング層の位置別に、異なる膜厚の配線層を形成し、また浅い接続孔形成位置の被エッチング層下層を過剰にオーバーエッチングすることなく異なる深さの接続孔を形成する。【構成】 図1(a)〜(d)に示す第1工程にて、被エッチング層としての絶縁層12上に、絶縁層12の位置別に高低差を有する硬化レジスト15a、13aからなるパターン16を形成する。次いで図1(e)〜(g)に示す第2工程にて、硬化レジスト15a、13aからなるパターン16をマスクにして絶縁層12をエッチングし、異なる深さの接続孔18、19を形成する。なお、異なる膜厚の配線層を形成する場合は、被エッチング層としての配線材料層の位置別に高低差を有するレジストからなるパターンをマスクにして、配線材料層をエッチングすることにより得る。

Claim (excerpt)：

被エッチング層上にレジストからなるパターンを形成する第1工程と、該レジストからなるパターンをマスクにして前記被エッチング層をエッチングする第2工程とを有する半導体装置の製造方法において、前記第1工程の際、前記被エッチング層の位置別に高低差を有するレジストからなるパターンを形成することを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 21/3065 ,  H01L 21/28 ,  H01L 21/027 ,  H01L 21/3213

FI (6)：

H01L 21/302 L ,  H01L 21/28 L ,  H01L 21/30 502 C ,  H01L 21/30 573 ,  H01L 21/302 F ,  H01L 21/88 D