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J-GLOBAL ID：200903009572917927
半導体装置の製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1993301916
Publication number (International publication number)：1995153847
Application date： Dec. 01, 1993
Publication date： Jun. 16, 1995
Summary：
【要約】【目的】デュアルゲ-トCMOSにおけるPMOSゲ-ト電極とNMOSゲ-ト電極との膜厚差を生じることなく、高濃度に不純物が導入された上記各ゲ-ト電極を容易に形成しうる半導体装置の製造方法を提供することを目的とする。【構成】PMOSゲ-ト電極となるP型ポリシリコン膜16を全面に形成し、PMOS領域のP型ポリシリコン膜16上のみを酸化膜17aにより被覆後、全面にポリシリコン膜18を形成する。この状態で、リン(P)をポリシリコン膜18及びPウェル12上のP型ポリシリコン膜16に導入して、NMOS領域のP型ポリシリコン膜16をN型ポリシリコン膜19に変化させる。その後、エッチング等を行い、各ゲ-ト電極を形成する。
Claim (excerpt)：
CMOSトランジスタを形成する方法において、一導電型の第1の半導体領域及び反対導電型の第2の半導体領域を有する半導体基板上にゲ-ト絶縁膜を形成する工程と、上記第1の半導体領域及び上記第2の半導体領域上に上記ゲ-ト絶縁膜を介して一導電型の第1の半導体膜を形成する工程と、上記第2の半導体領域上の上記第1の半導体膜上にのみ酸化膜を形成する工程と、主面上に第2の半導体膜を形成する工程と、反対導電型の不純物を全面に導入して、上記第1の半導体領域上の第1の半導体膜を反対導電型の第3の半導体膜に変えると共に、上記第2の半導体膜のみを酸化させる工程とを含むことを特徴とする半導体装置の製造方法。
IPC (2)：
H01L 21/8238
, H01L 27/092
