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J-GLOBAL ID：200903009637343320
スタツク型Eセル・キヤパシタ
Inventor：
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Applicant, Patent owner：
Agent (1)：
田澤 博昭 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992092354
Publication number (International publication number)：1993121689
Application date： Mar. 19, 1992
Publication date： May. 18, 1993
Summary：
【要約】 (修正有)【目的】DRAMアレイのスタック型キャパシタを製造するプロセスを提供する。【構成】既存のスタック型キャパシタの製造プロセスが、スタック型Eセル又はSECと呼ばれることになる3次元スタック型キャパシタを製造するようにして修正される。当該SECは、E字型断面の上方部分と埋設接点52を介して活性領域21に接触する下方部分とを有するポリシリコン記憶節点構造92によって構成される。ポリシリコン記憶節点構造92は、ポリシリコン102によって被覆され、それらの間には誘電体101が挾持されて、完成したSECキャパシタを形成する。ポリシリコン記憶節点プレート92の3次元形状及び生地加工表面を使用すれば、3倍から5倍の実質的なキャパシタ・プレートの表面積が記憶節点において獲得される。
Claim (excerpt)：
平行横列及び平行縦列の中に配列されて別個に隔離される複数の活性領域(21)を作成し、各々の活性領域(21)の頂部にゲート誘電体層(25)を作成し、アレイの表面上に第1の導電層(22,23)を被着し、前記第1導電層(22,23)上に第1の誘電体層(24)を被着し、前記第1導電層(22,23)及び前記第1誘電体層(24)にマスキング及びエッチングを行って、前記横列に沿って整列配置される複数の平行な導電性ワード線(12)を形成し、各々の前記ワード線(12)が前記ゲート誘電体層(25)の残存物によって分離される各々の前記活性領域(21)の内側部分を避けて通るように成し、各々の前記ワード線(12)の対向側面における各々の前記活性領域(21)内において導電的にドーピングされるデジット線接合部及び記憶節点接合部を作成し、前記ワード線(12)のパターン形成された縁部に隣接して第1の誘電体スペーサ(26)を形成し、前記アレイ表面上に第2の誘電体層(31)を被着し、各々の前記活性領域(21)内における各々の前記デジット線接合部において整列配置される第1の埋設接点個所を作成し、前記アレイ表面上に第2の導電層(32,33)を被着して、前記第2導電層(32,33)が前記第1埋設接点個所において前記デジット線接合部と直接に接触するように成し、前記第2導電層(32,33)上に第3の誘電体層(34)を被着し、前記第2導電層(32,33)及び前記第3誘電体層(34)にマスキング及びエッチングを行って、前記縦列に沿って整列配置される複数の平行な導電性デジット線(11)を形成し、デジット線(11)が縦列内における各々のデジット線接合部において電気的に接触して、前記デジット線(11)が前記ワード線(12)を覆ってそれに対して垂直に走って第3次元の波形状の位相を形成するように成し、前記デジット線(11)のパターン形成された縁部に隣接して第2の誘電体スペーサ(35)を形成し、前記波形状の位相に整合するようにして、第1のセル形成誘電体層(41)を既存のシリコン表面に被着し、整列配置される第2の埋設接点個所(52)にマスキング及びエッチングを行って、記憶節点接合部へのアクセスを許容するように成し、前記記憶節点接合部と接触するようにして、第1のセル形成導電層(61)を既存の位相上に被着し、前記第1セル形成導電層(61)上に第2のセル形成誘電体層(62)を被着し、前記第2セル形成誘電体層(62)上に第2のセル形成導電層(63)を被着し、前記第2セル形成導電層(63)上に第3のセル形成誘電体層(64)を被着し、前記第3セル形成誘電体層(64)上に第3のセル形成導電層(65)を被着し、前記第1,第2及び第3のセル形成導電層(61,63,65)と前記第2及び第3のセル形成誘電体層(62,64)にマスキング(71)及びエッチングを行って、互いに接続される1対の記憶節点を形成するように成し、整合的な第4のセル形成導電層(81)を被着して非等方性にエッチングし、垂直の導電スペーサ(81)を形成して、前記スペーサ(81)が前記第1,第2及び第3のセル形成導電層(61,63,65)のパターン形成された垂直の縁部と接触するように成し、前記接続された記憶節点対にマスキング(91)及びエッチングを行って、前記記憶節点対を独立した記憶節点プレート(92)に分割し、各々の前記記憶節点プレート(92)の上方部分はE字型の断面を有して、下方部分は前記記憶節点接合部へ接続するように成し、前記記憶節点プレート(92)上に同延的に広がるようにしてセル誘電体層(101)を被着し、前記セル誘電体層(101)上に同延的に広がるようにして第5のセル形成導電層(102)を被着して、メモリ・アレイ全体に共通する頂部セル・プレート(102)を形成するという、一連の段階を含んで成る、シリコン基板(20)上にDRAMアレイを製造するプロセス。
IPC (2)：
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