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J-GLOBAL ID：200903009643189561

マルチレベル相互接続部の容量および性能を最適化する素子および方法

Inventor： シン - プー イエング
Applicant, Patent owner： テキサス インスツルメンツ インコーポレイテツド
Agent (1)： 浅村 皓 (外3名)
Gazette classification：公開公報
Application number (International application number)：1995237369
Publication number (International publication number)：1996172132
Application date： Sep. 14, 1995
Publication date： Jul. 02, 1996
Summary：

【要約】【課題】 マルチレベル相互接続部の容量と性能とを最適化する素子および方法を提供する。【解決手段】 前記素子は、半導体層70、前記半導体層上の第1高-k層68、前記第1高-k層68上の第1絶縁層66、前記第1絶縁層66上の相互接続層58、前記相互接続層58周囲の第2絶縁層64、ならびに前記第2絶縁層64および前記相互接続層58上の第2高-k層52から成る。前記素子は、密接配置された金属相互接続部間に、低-k物質を挿入してもよい。あるいは、前記素子は、密接配置された金属相互接続部間に、空気ギャップを有してもよい。加えて、前記高-k層は、酸化物エッチ・ストップとして用いることもできる。

Claim (excerpt)：

半導体素子を形成する方法であって、(a)半導体層上に第1高-k層を形成するステップ、(b)前記第1絶縁層上に相互接続層を形成するステップ、および(c)前記相互接続層周囲に絶縁層を形成するステップ、から成ることを特徴とする方法。

FI (5)：

H01L 21/90 J ,  H01L 21/90 V ,  H01L 21/90 K ,  H01L 21/90 N ,  H01L 21/90 S

Patent cited by the Patent：

Cited by examiner (4)

• 特開平2-014552
  
• 特開平2-125447
  
• 半導体装置
  Gazette classification：公開公報   Application number：特願平4-071823   Applicant：日本電気株式会社
• 特開昭60-160635