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J-GLOBAL ID：200903009681653654
半導体装置の製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
三好 秀和 (外1名)
Gazette classification：公開公報
Application number (International application number)：1992080827
Publication number (International publication number)：1993152321
Application date： Apr. 02, 1992
Publication date： Jun. 18, 1993
Summary：
【要約】【目的】 ジャンクション容量の低減により、動作スピートが向上できると共に、ソース/ドレイン拡散層の広がりを抑制し、ショートチャネル効果が防止できることを目的とする。【構成】 ゲート電極4及びCVD酸化膜15をマスクとしてゲート電極4の側面に形成したサイドウォール14の剥離部より不純物をイオン注入し、ソース/ドレイン低濃度領域5,6の下側に高濃度注入領域7,8をセルフアライン的に形成する。
Claim (excerpt)：
第1導電型の半導体基板上にゲ-ト絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして第2導電型の不純物をイオン注入し、前記半導体基板表面の前記ゲート電極の両側に第2導電型ソース/ドレイン低濃度領域を形成する工程と、前記ゲート電極の側面にサイドウォールを形成する工程と、前記ゲート電極及び前記サイドウォールをマスクとして第2導電型の不純物をイオン注入し、前記半導体基板の前記サイドウォールの両側に第2導電型高濃度ソース/ドレイン領域を形成する工程と、全面にCVD膜を堆積する工程と、前記CVD膜を前記サイドウォールの上面が露出するまでエッチバックする工程と、前記サイドウォールを剥離する工程と、前記ゲート電極及び前記CVD膜をマスクとして前記サイドウォールの剥離部より第1導電型の不純物をイオン注入し、前記第2導電型ソース/ドレイン低濃度領域の下側に第1導電型の高濃度注入領域をセルフアライン的に形成する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (2)：
H01L 21/336
, H01L 29/784
Cited by examiner (5)
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