Pat

J-GLOBAL ID：200903009796121664

電圧レベル変換回路及びこれを用いた半導体記憶装置

Inventor： 田浦 忠行 ,  渥美 滋
Applicant, Patent owner： 株式会社東芝
Agent (1)： 伊丹 勝
Gazette classification：公開公報
Application number (International application number)：1999342573
Publication number (International publication number)：2001160296
Application date： Dec. 01, 1999
Publication date： Jun. 12, 2001
Summary：

【要約】【課題】 面積増大や制御時間増大を伴うことなく、確実な電圧レベル変換動作を可能とした電圧レベル変換回路を提供する。【解決手段】 電圧レベル変換回路14は、VSW-VSSなる振幅を持つ入力信号A,Bを、その低レベル側VSSをより低レベルVBBに遷移した信号OUTA,OUTBに変換する。PMOSトランジスタ対QP41,QP42は、ソースにVSWが与えられ、ゲートがそれぞれ入力端子に43,44に接続され、ドレインがそれぞれ出力端子45,46に接続される。NMOSトランジスタ対QN41,QN42は、ソースにVBBが与えられ、ゲートはそれぞれ出力端子46,45に接続される。PMOSトランジスタQP41,QP42とNMOSトランジスタQN41,QN42の間に、それぞれ入力信号により制御されるNMOSトランジスタQN43,QN44が挿入されている。

Claim (excerpt)：

第1の電位が供給される第1の電源端子と、前記第1の電位より低い第2の電位が供給される第2の電源端子と、高レベルが前記第1の電位と同じかこれより高い第3の電位であり、低レベルが前記第1の電位と第2の電位の間にある第4の電位である第1の入力信号が供給される第1の入力端子と、前記第1の入力信号と逆相の第2の入力信号が供給される第2の入力端子と、ソースが前記第1の電源端子に接続され、ゲートが前記第1の入力端子に接続され、ドレインが第1の出力端子に接続された第1のPMOSトランジスタと、ソースが前記第1の電源端子に接続され、ゲートが前記第2の入力端子に接続され、ドレインが第2の出力端子に接続された第2のPMOSトランジスタと、ドレインが前記第1の出力端子に接続され、ゲートが前記第1の入力端子に接続された第1のNMOSトランジスタと、ドレインが前記第2の出力端子に接続され、ゲートが前記第2の入力端子に接続された第2のNMOSトランジスタと、ソースが前記第2の電源端子に接続され、ドレインが前記第1のNMOSトランジスタのソースに接続され、ゲートが前記第2の出力端子に接続された第3のNMOSトランジスタと、ソースが前記第2の電源端子に接続され、ドレインが前記第2のNMOSトランジスタのソースに接続され、ゲートが前記第1の出力端子に接続された第4のNMOSトランジスタと、を有することを特徴とする電圧レベル変換回路。

IPC (6)：

G11C 16/06 ,  H01L 27/115 ,  H01L 27/10 481 ,  H01L 27/108 ,  H01L 21/8242 ,  H03K 19/0185

FI (7)：

H01L 27/10 481 ,  G11C 17/00 632 Z ,  G11C 17/00 633 Z ,  H01L 27/10 434 ,  H01L 27/10 601 ,  H01L 27/10 681 F ,  H03K 19/00 101 E

F-Term (22)：

5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AD03 ,  5B025AD09 ,  5B025AE08 ,  5F083AD00 ,  5F083EP02 ,  5F083EP23 ,  5F083EP76 ,  5F083EP77 ,  5F083LA10 ,  5J056AA00 ,  5J056AA32 ,  5J056BB02 ,  5J056BB57 ,  5J056DD13 ,  5J056DD29 ,  5J056EE07 ,  5J056FF09 ,  5J056HH04 ,  5J056JJ05