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J-GLOBAL ID：200903009863102297
ジャイロのドリフト抑制回路
Inventor：
,
Applicant, Patent owner：
Agent (1)：
岡田 全啓
Gazette classification：公開公報
Application number (International application number)：1992248534
Publication number (International publication number)：1995091954
Application date： Aug. 24, 1992
Publication date： Apr. 07, 1995
Summary：
【要約】【目的】 ジャイロの出力信号に含まれるドリフト成分を抑制するための、ジャイロのドリフト抑制回路を得る。【構成】 振動ジャイロ10の出力信号は、整流増幅回路44で整流増幅されて、ドリフト抑制回路50に入力される。整流増幅回路44の出力信号は、時定数回路52で時定数をもって出力され、差動回路52で整流増幅回路44の出力信号との差を検出する。時定数回路52では、ドリフト成分はそのままの形で出力され、回転に対応した信号は時定数をもって遅れて出力される。差動回路54の出力信号と基準電圧回路56の基準電圧とをコンパレータ58で比較し、時定数回路52のスイッチング機能を制御する。時定数回路52に信号が入力しなくなると、ホールド機能により、直前の信号が時定数回路52から出力される。
Claim (excerpt)：
ジャイロの出力に含まれるドリフト成分を抑制するためのジャイロのドリフト抑制回路であって、前記ジャイロからの入力を制御するためのスイッチング機能と前記ジャイロからの入力を保持するためのホールド機能とを有し、入力信号に対して時定数をもって信号を出力する時定数回路、前記ジャイロの出力と前記時定数回路の出力との差を出力するための差動回路、前記ジャイロの出力と前記ドリフト成分とを区別するための基準となる電圧を発生するための基準電圧回路、および前記基準電圧回路で発生した基準電圧と前記差動回路の出力とを比較して前記時定数回路をスイッチングするためのコンパレータを含む、ジャイロのドリフト抑制回路。
IPC (3)：
G01C 19/56
, G01C 19/00
, G01P 9/04
