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J-GLOBAL ID：200903009992142580

MOS型半導体装置およびその製造方法

Inventor： 上田 岳洋
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 山川 政樹
Gazette classification：公開公報
Application number (International application number)：1997263534
Publication number (International publication number)：1999103047
Application date： Sep. 29, 1997
Publication date： Apr. 13, 1999
Summary：

【要約】【課題】 シリサイド化の際に高融点金属のゲート電極への吸収を抑制し、ゲート電極の高抵抗化および抵抗値のばらつきを防止する。【解決手段】 シリコン基板1上に形成されたゲート絶縁膜2と、このゲート絶縁膜2上に形成された第1層のゲート電極3と、この第1層のゲート電極3の上に形成されてシリサイド化を停止させるためのストッパ層4と、このストッパ層4の上に形成されてシリサイド化された第2層のゲート電極12とを備える。

Claim (excerpt)：

シリサイド化されたゲート電極を有するMOS型半導体装置において、シリコン基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成された第1層のゲート電極と、この第1層のゲート電極の上に形成されてシリサイド化を停止させるためのストッパ層と、このストッパ層の上に形成されてシリサイド化された第2層のゲート電極とを備えたことを特徴とするMOS型半導体装置。

Patent cited by the Patent：

Cited by examiner (2)

• 半導体装置及びその製造方法
  Gazette classification：公開公報   Application number：特願平4-249197   Applicant：株式会社日立製作所, 日立北海セミコンダクタ株式会社
• 特開平1-260857