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J-GLOBAL ID：200903010155361892

メモリアドレスバス試験方式

Inventor： 鈴木 正紀 ,  井上 麻美
Applicant, Patent owner： 富士通株式会社
Agent (1)： 真田 有
Gazette classification：公開公報
Application number (International application number)：1991336851
Publication number (International publication number)：1993173900
Application date： Dec. 19, 1991
Publication date： Jul. 13, 1993
Summary：

【要約】【目的】 メモリに接続された所定ビット数のアドレスバスについて“0”スタックまたは“1”スタックの有無を試験するためのメモリアドレスバス試験方式に関し、最少限のアドレスに対しての書込,読出により、試験の信頼性を確保しながら効率の良い試験を行ない、試験実行時間を短縮することを目的とする。【構成】 メモリに接続されるNビットのアドレスバスについて“0”(“1”)スタックの有無を試験する方式であって、最小アドレスAD1(最大アドレスAD3)と、nビットのみが“1”(“0”)であるアドレスAD2(AD4)とを対とし、最小アドレスAD1(最大アドレスAD3)にオール“0”(“1”)のデータを書き込むとともに、nビットのみが“1”(“0”)のアドレスAD2(AD4)に、nビットのみが“1”(または“0”)のデータを書き込んだ後、最小アドレスAD1(最大アドレスAD3)からデータを読み出し、該データがオール“0”(“1”)の時に正常であると判定するように構成する。

Claim (excerpt)：

メモリ(4)に接続される所定ビット数(N)のアドレスバス(2)について“0”(または“1”)スタックの有無を試験する方式であって、該メモリ(4)の最小アドレス(または最大アドレス)と、複数(n(1<n≦N))ビットのみが“1”(または“0”)である該メモリ(4)のアドレスとを対とし、該最小アドレス(または最大アドレス)にオール“0”(または“1”)のデータを書き込むとともに、該複数(n)ビットのみが“1”(または“0”)のアドレスに、該複数(n)ビットのみが“1”(または“0”)のデータを書き込んだ後、該最小アドレス(または最大アドレス)からデータを読み出し、該データがオール“0”(または“1”)の時に正常であると判定することを特徴とする、メモリアドレスバス試験方式。

IPC (3)：

G06F 12/16 330 ,  G06F 11/22 350 ,  G11C 29/00 303