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J-GLOBAL ID：200903010203587725

不揮発性半導体記憶装置

Inventor： 中村 寛
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1995234515
Publication number (International publication number)：1997082923
Application date： Sep. 12, 1995
Publication date： Mar. 28, 1997
Summary：

【要約】【課題】チップ面積を増大させることなく、従来よりも動作の高速化を可能にするため、左右のロウデコーダに接続されメモリセルアレイを横断する配線をセルブロック1個当たり1本にすることを特徴とする。【解決手段】メモリセルが複数個接続されて、複数のワード線を含むメモリセルブロックがアレイ状に配列されたメモリセルアレイ36を挟んで、両側にロウデコーダ35a及び35bが配置される。そして、各メモリセルブロック毎に設けられて、上記ロウデコーダ35aと35bの間に、上記ワード線と異なる配線層の横断配線N1が設けられる。また、ロウデコーダ35bには、横断配線N1の信号を反転状態に設定する第2相補信号発生部37が設けられている。

Claim (excerpt)：

少なくとも1つのメモリセルが複数個接続されて、複数のワード線を含むメモリセルブロックがアレイ状に配列されたメモリセルアレイと、このメモリセルアレイのビット線を選択する列選択手段と、上記メモリセルアレイを挟んで、該メモリセルの第1の側及びこの第1の側と反対側の第2の側に配置され、上記メモリセルブロックを1つの単位として選択する第1及び第2の行選択手段と、各メモリセルブロック毎に設けられ、上記メモリセルアレイの第1の側に配置された第1の行選択手段と上記メモリセルアレイの第2の側に配置された第2の行選択手段との間に接続される第1の配線と、上記メモリセルアレイの第1の側に設けられて、対応するメモリセルブロックが選択状態にあるか否かにより上記第1の配線を異なる第1の電位に設定する第1の電位設定手段と、上記メモリセルアレイの第2の側に設けられて、上記第1の配線の信号の反転状態に対応する第2の電位に設定する第2の電位設定手段と、この第2の電位を上記第2の行選択手段に供給する第2の配線とを具備し、上記第1の配線と上記ワード線は、それぞれ異なる配線層に配設された配線材により構成されることを特徴とする不揮発性半導体記憶装置。

IPC (5)：

H01L 27/115 ,  G11C 16/06 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3)：

H01L 27/10 434 ,  G11C 17/00 309 K ,  H01L 29/78 371