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J-GLOBAL ID：200903010300065679
半導体素子のスタックキャパシター製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
杉村 暁秀 (外8名)
Gazette classification：公開公報
Application number (International application number)：1995151503
Publication number (International publication number)：1996032034
Application date： Jun. 19, 1995
Publication date： Feb. 02, 1996
Summary：
【要約】【目的】 半導体素子のスタックキャパシター製造方法に関し、特に64メガバイトDRAM級以上の超高集積半導体素子に適用する製造方法を提供するにある。【構成】 貯蔵電極マスクを用いパターンを形成した状態で露出される酸化膜の表面に選択的酸化膜を成長させ、オーバハングが発生されるようにした後、多結晶シリコン膜の優れた段差被覆性を用いて貯蔵電極両端部にコの字状及び逆コの字状の翼構造を備えさせて、貯蔵電極の表面積を増大させる半導体素子のスタックキャパシター製造方法にある。
Claim (excerpt)：
半導体素子のスタックキャパシター製造方法において、基板上部に平坦化用第1酸化膜を形成し、その上部に第1窒化膜を蒸着した後、キャパシターコンタクトホールを形成する段階と、ドープされた第1多結晶シリコン膜を蒸着し前記コンタクトホールに埋め込み、その上部に第2窒化膜と第2酸化膜を積層する段階と、貯蔵電極マクスを用いたリソグラフィー工程で、前記第2酸化膜、第2窒化膜、第1多結晶シリコン膜を順次エッチングしパターンを形成する段階と、前記第2酸化膜の表面に選択的第3酸化膜を厚く成長させる段階と、全体的にドープされた第2多結晶シリコン膜を蒸着する段階と、前記第2多結晶シリコン膜をエッチングし、第1多結晶シリコン膜と第2窒化膜パターンの側壁に第2多結晶シリコン膜パターンを形成する段階と、前記選択的第3酸化膜と第2酸化膜を除去する段階と、前記第2窒化膜と第1窒化膜を除去する段階と、前記第1多結晶シリコン膜パターンと第2多結晶シリコン膜パターンよりなる貯蔵電極の表面に誘電体膜を形成し、その上部にプレート電極を形成する段階とよりなることを特徴とする半導体素子のスタックキャパシター製造方法。
IPC (4)：
H01L 27/108
, H01L 21/8242
, H01L 27/04
, H01L 21/822
H01L 27/10 621 A
, H01L 27/04 C
, H01L 27/10 621 C
