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J-GLOBAL ID：200903010339592218

半導体装置製造方法

Inventor： 山 下 隆 麿 ,  山 内 和 海 ,  村 田 道 昭 ,  廣 川 一 彦 ,  近 藤 義 尚
Applicant, Patent owner： 富士ゼロツクス株式会社
Agent (1)： 本庄 富雄
Gazette classification：公開公報
Application number (International application number)：1991231214
Publication number (International publication number)：1993047719
Application date： Aug. 17, 1991
Publication date： Feb. 26, 1993
Summary：

【要約】 (修正有)【目的】 半導体装置を製造するに際し、配線の上に着膜するCVDシリコン酸化膜に、オーバーハングや空孔が出来ないようにすること。【構成】 レジスト4をマスクとして配線層3Aを異方性エッチングして配線3を形成した後、そのレジスト4に対して等方性エッチングを施すことにより、レジストのサイズを全体的に減少せしめる。そして、そのレジストをマスクとして、配線3に対して異方性エッチングを施す。但し、その異方性エッチングは、配線3の上部直角エッジ3-1が除去され、なだらかな傾斜エッジ3-2となる程度に止める。このようにすることにより、その後の工程でCVDシリコン酸化膜を着膜した時、配線の上部直角エッジ3-1が原因となって生じやすかったオーバーハングや空孔が、生じなくなる。

Claim (excerpt)：

配線層の上にレジストパターンを形成する工程と、該レジストパターンをマスクとして異方性エッチングにより配線を形成する工程と、前記レジストパターンを等方性エッチングする工程と、等方性エッチングされたレジストパターンをマスクとして前記配線の上部直角エッジをなだらかな傾斜エッジとする程度に異方性エッチングする工程とを含むことを特徴とする半導体装置製造方法。

IPC (2)：

H01L 21/302 ,  H01L 21/316