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J-GLOBAL ID：200903010385425857

集積回路コンポーネントを備えたマイクロ電気機械システムデバイスの真空パッケージの製造

Inventor： ローランド・ダブリュー・グーチ ,  トーマス・アール・シマート
Applicant, Patent owner： レイセオン・カンパニー
Agent (1)： 青山 葆 (外2名)
Gazette classification：公表公報
Application number (International application number)：2001556778
Publication number (International publication number)：2003531475
Application date： Feb. 01, 2001
Publication date： Oct. 21, 2003
Summary：

【要約】デバイスウエハ上に複数のMEMSデバイスを形成する工程を含むMEMSデバイスを真空パッケージするための方法を提供する。第1シーリングリングはMEMSデバイスの1つと全ての噛合パッドを取り囲むように形成される。複数の集積回路デバイスはリッドウエハ上に形成され、各集積回路デバイスは1以上の関連する噛合パッドと1以上の関連するボンディングパッドとを有する。複数の第2シーリングリングはリッドウエハ上に形成され、第2シーリングリングの各々は集積回路デバイスの1つと全ての関連するボンディングパッドを取り囲む。第2シーリングリングは集積回路デバイスの周囲と関連するボンディングパッドとの間に配置される。デバイスウエハはリッドウエハと真空環境下で噛合され、複数の真空パッケージが形成される。各真空パッケージは1以上のMEMSデバイスと1以上の集積回路デバイスとを封入する。

Claim (excerpt)：

1つのデバイスウエハ上に複数のMEMSデバイスを形成する工程と、 前記複数のMEMSデバイスの1つと前記MEMSデバイスに選択的に結合された1以上の噛合パッドの両方を取り囲む複数の第1のシーリングリングを形成する工程と、 1つのリッドウエハ上に複数のCMOSまたは他の集積回路デバイスを形成する工程であって、前記複数のCMOSまたは他の集積回路デバイスの各々は前記MEMSデバイスに選択的に結合された前記1以上の噛合パッドに位置が対応する1以上の噛合パッドを有し、選択されたMEMSデバイスに対する前記CMOSまたは他の集積回路デバイスの選択的な電気接続が可能となる工程と、 前記リッドウエハ上に複数の第2のシーリングリングを形成する工程であって、前記複数の第2のシーリングリングの各々は前記複数のCMOSまたは他の集積回路デバイスの1つと前記CMOSまたは他の集積回路デバイスの前記1以上の噛合パッドを取り囲み、前記複数の第2のシーリングリングの各々は前記CMOSまたは他の集積回路デバイスの周囲と前記CMOSまたは他の集積回路デバイスに結合された1以上のボンディングパッドとの間に配置される工程と、 前記複数の第1のシーリングリングの各々または前記複数の第2のシーリングリングの各々のいずれかの上にシーリング層を形成する工程と、 前記デバイスウエハを前記リッドウエハと真空環境下で噛合させ、前記複数の第1のシーリングリングと第2のシーリングリングの各々の内側で真空パッケージを形成させる工程であって、各真空パッケージは1以上の前記複数MEMSデバイスおよび1以上の前記CMOSまたは他の集積回路デバイスとを封入する工程と、 を含むMEMSデバイスを真空パッケージするための方法。

IPC (3)：

H01L 23/02 ,  B81B 7/04 ,  B81C 3/00

FI (3)：

H01L 23/02 C ,  B81B 7/04 ,  B81C 3/00