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J-GLOBAL ID：200903010486795663

電界効果トランジスタ、及びその製造方法

Inventor： 河野 康孝
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 早瀬 憲一
Gazette classification：公開公報
Application number (International application number)：1993313098
Publication number (International publication number)：1995169779
Application date： Dec. 14, 1993
Publication date： Jul. 04, 1995
Summary：

【要約】【目的】 ゲート耐圧を高く保ちつつ、表面空乏層によるチャネル狭搾を低減できる高性能高出力電界効果トランジスタを得ること。【構成】 リセス型FETにおいて、ソース電極6aとドレイン電極6bとの間に2つのリセス2a,2bを設け、両リセス間の凸部を高濃度ドーピング層3にした。【効果】 高濃度の凸部により表面空乏層厚が活性層領域まで拡張することを抑制してチャネル狭窄を抑制できる。また表面空乏層はフローティングの高濃度凸部には拡張せず横方向にひろがるため、ゲート耐圧の劣化もほとんどない。

Claim (excerpt)：

電界効果トランジスタにおいて、半導体基板上に形成された活性層と、該活性層上に形成された、それぞれソース領域,及びドレイン領域となる,上記活性層より高濃度にドープされた高濃度ドーピング層と、上記ソース領域,及びドレイン領域となる高濃度ドーピング層上にそれぞれ形成された、ソース,及びドレインオーミック電極とを備え、上記ソース,ドレイン電極間に2つのリセスが形成され、該2つのリセスのうちソース側に近いリセス内にのみゲート電極が形成され、上記2つのリセス間の凸部は、高濃度ドーピング層により形成されていることを特徴とする電界効果トランジスタ。

IPC (2)：

H01L 21/338 ,  H01L 29/812

FI (2)：

H01L 29/80 B ,  H01L 29/80 F