Pat

J-GLOBAL ID：200903010506378118

プレーナ型半導体素子

Inventor： 鈴木 健司
Applicant, Patent owner： 富士電機株式会社
Agent (1)： 山口 巖
Gazette classification：公開公報
Application number (International application number)：1994013054
Publication number (International publication number)：1995221326
Application date： Feb. 07, 1994
Publication date： Aug. 18, 1995
Summary：

【要約】【目的】プレーナ型ダイオードのpn接合の周辺の湾曲部でアバランシェ降服が起こり、電流集中によりアバランシェ耐量が低下することを防いで逆電圧破壊耐量を向上させる。【構成】pn接合の基板表面に平行な中央部では、低不純物濃度の領域を電極に接触させ、周辺部で高不純物濃度の領域を電極に接触させることにより、中央部で周辺部のアバランシェ降服よりも先にパンチスルー降服が起こるようにする。このパンチスルー降服では電流集中が起こらず破壊が起こりにくく、これにより逆電圧破壊耐量が向上する。

Claim (excerpt)：

第一導電形の半導体層とその表面層に選択的に形成された第二導電形の第一領域との間に形成されるpn接合を有し、第一領域の表面層に選択的に形成された、第一領域より高不純物濃度で第二導電形の第二領域に、表面上の絶縁膜の開口部で電極の一つがオーム性接触するものにおいて、絶縁膜の開口部の中央部に第一領域が露出し、その第一領域にも前記電極が接触することを特徴とするプレーナ型半導体素子。