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J-GLOBAL ID：200903010509538833

MOS型半導体装置

Inventor： 遠藤 哲郎 ,  舛岡 富士雄
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1994175518
Publication number (International publication number)：1996046065
Application date： Jul. 27, 1994
Publication date： Feb. 16, 1996
Summary：

【要約】【目的】 トンネル絶縁膜の高信頼化とデータ書き替えの高速化をはかり得るフラッシュEEPROMを提供することにある。【構成】 p型シリコン基板10上にトンネル酸化膜50を介して浮遊ゲート60を形成し、この浮遊ゲート60上にゲート酸化膜70を介して制御ゲート80を形成したフラッシュEEPROMにおいて、トンネル酸化膜50を、シリコン酸化膜51/N原子添加のシリコン酸化膜52/シリコン酸化膜51で形成することによって、基板10と制御ゲート80との間に電圧を印加した時、基板10及び浮遊ゲート60のうちの電圧の低い側のトンネル酸化膜50の伝導帯の電界が大きく、且つ基板10及び浮遊ゲート60のうちの電圧の高い側のトンネル酸化膜50の伝導帯の電界が小さくなるようにしたことを特徴とする。

Claim (excerpt)：

半導体基板上に絶縁膜を介してゲート電極を積層したMOS型半導体装置において、前記基板と電極との間に電圧を印加した時、基板及び電極のうちの電圧の低い側の前記絶縁膜の伝導帯の電界が大きく、且つ基板及び電極のうちの電圧の高い側の前記絶縁膜の伝導帯の電界が小さくなるように、前記絶縁膜を形成してなることを特徴とするMOS型半導体装置。

IPC (4)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 29/78

FI (2)：

H01L 29/78 371 ,  H01L 29/78 301 G