薄膜トランジスタの製造方法

Inventor：
Applicant, Patent owner：
Agent (1)：佐藤一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1993332028
Publication number (International publication number)：1994244204
Application date： Dec. 27, 1993
Publication date： Sep. 02, 1994
Summary：

【要約】【目的】フーリセルフアライメント(fully self alignment)法により、オーバラップ間隔を2m以上まで調整できるようにし、半導体層の幅をゲート電極の幅以下に達成して、TFT-LCDの性能を向上させ、工程を単純化させることにある。【構成】絶縁用透明基板上にゲート電極を形成する工程と、全面に屈折率の異なる多数のゲート絶縁膜を、屈折率が大きい順で積層し、ついで半導体層、エッチストッパ層、感光膜を順次蒸着する工程と、前記ゲート電極をマスクとして前記ゲート電極と後工程から形成されるソース/ドレイン電極が所定間隔でオーバラップされるように、背面露光し現像して、感光膜をパターニングする工程と、前記パターニングされた感光膜をマスクとしてエッチストッパ層をエッチングする工程と、感光膜を除去し全面に高濃度のn型ドーピングされた半導体層と金属層を蒸着する工程と、前記高濃度のn型ドーピングされた半導体層と金属層を選択的に除去しソース/ドレイン電極を形成する工程と、を含む。

Claim (excerpt)：

絶縁用透明基板上にゲート電極を形成する工程と、全面に屈折率の異なる多数のゲート絶縁膜を、屈折率が大きい順で積層し、ついで半導体層、エッチストッパ層、感光膜を順次蒸着する工程と、前記ゲート電極をマスクとして前記ゲート電極と後工程から形成されるソース/ドレイン電極が所定間隔でオーバラップされるように背面露光して現像することにより、感光膜をパターニングする工程と、前記パターニングされた感光膜をマスクとしてエッチストッパ層をエッチングする工程と、感光膜を除去し全面に高濃度のn型ドーピングされた半導体層と金属層を蒸着する工程と、前記エッチストッパ層の上方の前記高濃度のn型ドーピングされた半導体層と金属層を選択的に除去してソース/ドレイン電極を形成する工程と、を含むことを特徴とする薄膜トランジスタの製造方法。

IPC (2)：

H01L 21/336 , H01L 29/784

FI (2)：

H01L 29/78 311 P , H01L 29/78 311 G

Patent cited by the Patent：

Cited by examiner (5)

特開平3-186820
特開平1-288828
特開平3-192731

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