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J-GLOBAL ID：200903010552237464

半導体装置

Inventor：
新堂 美緒

About 新堂 美緒

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森川 正敏

About 森川 正敏

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吉田 功

About 吉田 功

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藤岡 徹

About 藤岡 徹

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黒谷 欣吾

About 黒谷 欣吾


Applicant, Patent owner：
株式会社日立製作所

About 株式会社日立製作所


Agent (1)： 小川 勝男 (外2名)
Gazette classification：公開公報
Application number (International application number)：2001141284
Publication number (International publication number)：2002343960
Application date： May. 11, 2001
Publication date： Nov. 29, 2002
Summary：
【要約】【課題】オン抵抗の低減とホット・キャリアによる特性劣化の抑制を実現する半導体装置を提供する。【解決手段】FETのゲート電極3とドレイン電極13の間にソース電極12と電気的に接続されたシールド導電膜10を設ける。ドレイン・オフセット層8は2種類のn型半導体を2重にイオン打ち込みし、浅く打ち込まれたn型半導体領域8bbと深く打ち込まれたn型半導体領域8aaからなる2重構造とする。ゲート電極端のドレイン・オフセット層の浅く打ち込まれたn型半導体領域8bbをドレイン側にずらして形成し、ドレイン・オフセット層のゲート端側に不純物濃度が薄いLDDを設けた構造とする。【効果】高周波パワーMOSFETの信頼性を確保しつつ、オン抵抗を低減して出力電力を向上させることが可能となる。
Claim (excerpt)：
第1導電型の半導体基板の主面に絶縁ゲート型電界効果トランジスタが形成された半導体装置であって、前記絶縁ゲート型電界効果トランジスタが、ゲート絶縁膜の上部に形成されたゲート電極と、前記半導体基板に形成された第2導電型の第1半導体領域からなるソースと、前記半導体基板に形成され、前記ゲート電極から離れて配置された第2導電型の第2半導体領域からなるドレインと、前記ドレインと前記ゲート電極の間の領域の前記半導体基板に形成された第2導電型のドレイン・オフセット層と、前記ドレイン・オフセット層の上部に絶縁膜を介して設けられ、前記ソースと電気的に接続されたシールド導電膜とを備え、前記ドレイン・オフセット層は不純物が浅くイオン打ち込みされた第2導電型の第3半導体領域と該第3半導体領域よりも深くイオン打ち込みされた第2導電型の第4半導体領域からなる2重イオン打ち込み層であることを特徴とする半導体装置。
IPC (4)：
H01L 29/78 ,  H01L 21/265 ,  H01L 21/3205 ,  H01L 21/336
FI (5)：
H01L 29/78 301 W ,  H01L 29/78 301 D ,  H01L 29/78 301 L ,  H01L 21/88 S ,  H01L 21/265 F
F-Term (36)：
5F033HH03 ,  5F033HH07 ,  5F033JJ01 ,  5F033JJ03 ,  5F033JJ07 ,  5F033KK01 ,  5F033KK04 ,  5F033KK28 ,  5F033LL04 ,  5F033MM07 ,  5F033QQ37 ,  5F033QQ58 ,  5F033QQ65 ,  5F033RR04 ,  5F033TT08 ,  5F033VV03 ,  5F033XX00 ,  5F033XX24 ,  5F140AA20 ,  5F140AA23 ,  5F140AA30 ,  5F140AC21 ,  5F140BA01 ,  5F140BA16 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BG08 ,  5F140BH15 ,  5F140BH17 ,  5F140BH30 ,  5F140BH43 ,  5F140BK02 ,  5F140BK13 ,  5F140CB01 ,  5F140CD09
Patent cited by the Patent：
Cited by examiner (4)
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