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J-GLOBAL ID：200903010912777295

半導体素子の配線構造およびその製造方法

Inventor： 大室 和彦
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 亀谷 美明 (外2名)
Gazette classification：公開公報
Application number (International application number)：1997189184
Publication number (International publication number)：1999026464
Application date： Jun. 30, 1997
Publication date： Jan. 29, 1999
Summary：

【要約】【課題】 半導体素子のチップ面積を拡げることなく,十分なパターン幅の配線パターンを形成することが可能な半導体素子の配線構造と,その製造方法を提供する。【解決手段】 半導体素子1の裏面3には,配線溝5およびバイアホール7,9が形成されており,半導体素子の表面に形成された素子引出電極ERとボンディングパッドBPは,配線溝5の底面に形成された裏面配線13およびバイアホール7,9に形成された貫通配線によって電気的に接続される。

Claim (excerpt)：

半導体素子の表面に形成される素子引出電極とボンディングパッドとを電気的に接続する半導体素子の配線構造において:前記半導体素子の裏面に形成される配線溝と;前記配線溝の底面に形成される裏面配線と;前記半導体素子の表面と前記配線溝の底面とを貫通するバイアホールと;前記バイアホールを介して,前記裏面配線と前記素子引出電極および前記ボンディングパッドとを電気的に接続する貫通配線と;を備えていることを特徴とする半導体素子の配線構造。

IPC (3)：

H01L 21/3205 ,  H01L 27/04 ,  H01L 21/822

FI (2)：

H01L 21/88 T ,  H01L 27/04 D