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J-GLOBAL ID：200903010958214104

マイクロ回路

Inventor： ジャン ピェール ブルナ
Applicant, Patent owner： エヌ・ベー・フィリップス・フルーイランペンファブリケン
Agent (1)： 杉村 暁秀 (外5名)
Gazette classification：公開公報
Application number (International application number)：1992293218
Publication number (International publication number)：1993217035
Application date： Oct. 30, 1992
Publication date： Aug. 27, 1993
Summary：

【要約】【目的】 高い機密保護性を有するマイクロ回路を具えている多用途チップカードを提供する。【構成】 斯種カード用のマイクロ回路は特に、読出し専用メモリ12、プログラマブルメモリ13及びこのプログラマブルメモリ用のアドレス指定制御回路14を具え、本発明ではプログラマブルメモリを少なくともレパートリ領域ZRと、アプリケーション(用途)領域ZAとに分け、レパートリ領域が、メモリにロードされる各用途に対して、その用途に割当てられた領域Zi に与えられるレファレンスコード並びに前記領域Zi の始めと終りの各アドレスZAi1及びZAihをそれぞれ含むようにし、マイクロ回路はプログラマブルメモリ用のコマンドが読出し専用メモリに永久に格納したプログラムにより与えられる特定の優先動作に関連する場合以外で上記コマンドが、用途範囲以外のアドレスに関連する場合に前記コマンドを阻止する手段25〜50も具えている。

Claim (excerpt)：

プロセッサ及び該プロセッサ専用にアクセス可能な機能ルーチンを包含している読出し専用メモリを具えているチップカード用マイクロ回路であって、該回路が、互いに排他的なレパートリ領域とアプリケーション領域とを有している読取り-書込みメモリも具え、前記レパートリ領域が、相対的に独立している複数のアプリケーションプログラムの各プログラムに対するレファレンスコード並びに前記アプリケーションプログラムに専用に割当てられる前記アプリケーション領域の連続アドレスサブスペースに関連し、ロッカブルレジスタ手段もロードさせる上限及び下限アドレス値を包含するテーブルを格納する記憶域を含み、前記回路がさらに、前記上限及び下限アドレス値並びに関連するレファレンスコードの制御下で前記関連するサブスペースへのメモリアクセスを許可するも、それ以外のメモリアクセスは無効とする制御手段と、前記機能ルーチンの実行によるだけの前記メモリアクセスの無効を一時的に解消して或る特定の前記アプリケーションプログラムに対して前記レジスタ手段をアンロックさせることのできる優先順位授与チャネルと、前記機能ルーチンの実行により前記特定のアプリケーションプログラムをロードさせるローディング手段とを具えていることを特徴とするマイクロ回路。

IPC (2)：

G06K 19/073 ,  G06F 12/14 320