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J-GLOBAL ID：200903010975042490
半導体記憶装置およびその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992206358
Publication number (International publication number)：1994053412
Application date： Aug. 03, 1992
Publication date： Feb. 25, 1994
Summary：
【要約】【目的】スタックト・キャパシタ型DRAMの蓄積電極とソース・ドレイン領域を接続する微細コンタクト孔形成過程に起因するホールド特性の劣化を防止する。【構成】蓄積電極とソースドレイン領域を接続するコンタクトホールと、蓄積電極とソース・ドレイン領域間の層間絶縁膜よりエッチングレートの小さい第1の導電体膜11と第1の被膜12を層間絶縁膜上に順次積層し、第1の導電体膜11と第1の被膜12を所定のパターンにエッチング除去し、凹部13を形成する。凹部内壁部にスペーサ14を形成し、前記第1の導電体膜11aとスペーサ14をマスクトしてフォトリソグラフィー技術の解像度限界を越えた微細コンタクト孔が開口され、コンタクト孔とソース・ドレイン領域5-1とのマージンが確保でき、接合漏れ電流が軽減される。これにより、ホールド特性の向上が可能となる。
Claim (excerpt)：
半導体基板の表面をゲート絶縁膜を介して選択的に被覆するゲート電極および前記ゲート電極下部のチャネル領域を挟んで前記半導体基板の表面部に設けられた一対のソース・ドレイン領域を有するスイッチング用トランジスタと、前記スイッチング用トランジスタを覆う少なくとも1つの層間絶縁膜の表面を選択的に被覆しコンタクト孔を介して前記ソース・ドレイン領域の一方に接続する蓄積電極を有する電荷蓄積用キャパシタとを含むメモリセルを備えた半導体記憶装置において、前記層間絶縁膜の表面に選択的に被着され所定の開口を有する第1の導電体膜と、前記第1の導電体膜の前記開口側面に設けられたスペーサと、前記スペーサ付きの前記開口と自己整合する前記コンタクト孔と、前記コンタクト孔を埋め、前記スペーサおよび前記第1の導電体膜を覆う第2の導電体膜とからなる前記蓄積電極を有していることを特徴とする半導体記憶装置。
IPC (2)：
Patent cited by the Patent：
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