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J-GLOBAL ID：200903011013067799

ダイナミツク型半導体記憶装置およびその製造方法

Inventor： 八木下 淳史 ,  稗田 克彦 ,  仁田山 晃寛 ,  堀口 文男
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1991286258
Publication number (International publication number)：1993006977
Application date： Oct. 31, 1991
Publication date： Jan. 14, 1993
Summary：

【要約】【目的】製造プロセスが簡単で優れたメモリ保持特性を得ることができるDRAMとその製造方法を提供することを目的とする。【構成】p- 型シリコン基板1に、縦横に走る溝2によってマトリクス配列された柱状シリコン層3が形成され、その周囲を取囲むようにゲート絶縁膜6を介してゲート電極7が埋込み形成され、さらにその外側に層間絶縁膜10を介して溝2の底部の拡散層9にコンタクトするキャパシタの蓄積ノード11が埋込み形成され、さらにその外側にキャパシタ絶縁膜12を介してセルプレート13が埋込み形成される。ビット線15は、柱状シリコン層3の上部拡散層8にコンタクトして配設される。

Claim (excerpt)：

半導体基板と、前記基板に縦横に走る溝を形成することによりマトリクス配列された柱状半導体層と、前記溝の中央部に形成されたフィールド領域と、前記柱状半導体層の周囲を取囲むようにゲート絶縁膜を介してゲート電極が形成され、前記柱状半導体層の上部および前記溝の底部にソース,ドレインとなる拡散層が形成されたMOSトランジスタと、前記ゲート電極が形成された柱状半導体層の周囲を取囲むように、前記ゲート電極とは層間絶縁膜により分離され、かつ前記溝の底部の拡散層にコンタクトさせて形成されたキャパシタの蓄積ノードと、前記蓄積ノードに対してキャパシタ絶縁膜を介して対向するように前記溝に埋込み形成されたセルプレートと、前記柱状半導体層の上部拡散層にコンタクトして配設されたビット線と、を備えたことを特徴とするダイナミック型半導体記憶装置。

Patent cited by the Patent：

Cited by examiner (5)

• 特開平2-135777
  
• 特開平2-083969
  
• 特開昭60-152056
  
• 特開平1-119055
  
• 特開昭63-072150