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J-GLOBAL ID：200903011074002185

メモリインターフェースシステム

Inventor： ドジュエイン・アール・ベネット
Applicant, Patent owner： ヒューレット・パッカード・カンパニー
Agent (1)： 萩野 平 (外5名)
Gazette classification：公開公報
Application number (International application number)：1995279361
Publication number (International publication number)：1996274720
Application date： Oct. 26, 1995
Publication date： Oct. 18, 1996
Summary：

【要約】【課題】 メモリ入出力インターフェースの簡略化、ハードウエア条件の最小限化、チャンネルビットレートの変更、高性能のフレーム格納を可能にする。【解決手段】 光ファイバーチャンネル32に接続されるポート33から前記光ファイバースイッチ30を介して経路指定すべき出所データ11を受け取るためのポートインテリジェンス手段73と、前記出所データ11の第1および第2の集合ビット81をスライスするためのスライシング手段80と、前記スライシング手段80からの前記第1および第2の集合ビット81をそれぞれ受信するための第1および第2の受信メモリ要素131と、前記第1および第2の受信メモリ要素131からのそれぞれの前記第1および第2の集合ビット81を受け取り、前記第1および第2の集合ビット81を再結合して前記出所データ11を再構築するためのメモリ出力手段100とを有する。

Claim (excerpt)：

簡略化されたメモリ入出力インターフェースと最小限のハードウエアで光ファイバースイッチ(30)内に於けるフレーム切り換えを可能にするためのメモリ(84)を提供するメモリインターフェースシステムであって、光ファイバーチャンネル(32)に接続されるポート(33)から前記光ファイバースイッチ(30)を介して経路指定すべき出所データ(11)を受け取るためのポートインテリジェンス手段(73)と、前記出所データ(11)の第1および第2の集合ビット(81)をスライスするためのスライシング手段(80)と、前記スライシング手段(80)からの前記第1および第2の集合ビット(81)をそれぞれ受信するための第1および第2の受信メモリ要素(131)と、前記第1および第2の受信メモリ要素(131)からのそれぞれの前記第1および第2の集合ビット(81)を受け取り、前記第1および第2の集合ビット(81)を再結合して前記出所データ(11)を再構築するためのメモリ出力手段(100)と、からなることを特徴とするメモリインターフェースシステム。

IPC (2)：

H04B 10/20 ,  H04B 10/02

FI (2)：

H04B 9/00 N ,  H04B 9/00 T