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J-GLOBAL ID：200903011283311993

MOS電界効果トランジスタの分離構造およびその製造 方法

Inventor： 巌 庄一
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993149993
Publication number (International publication number)：1995014916
Application date： Jun. 22, 1993
Publication date： Jan. 17, 1995
Summary：

【要約】【目的】MOS電界効果トランジスタにおける逆狭チャネル効果が緩和されるトレンチ分離構造を提供する。【構成】チャネル領域110とN+ 型ソース・ドレイン領域109とからなるMOS電界効果トランジスタの活性領域とトレンチ106との間には所定幅の領域が設けられ、この所定幅の領域上にはゲート酸化膜102aを介して絶縁膜スペーサ105bが設けられている。チャネル領域110端部とトレンチ端111との間には、所定幅の隔たりがある。

Claim (excerpt)：

チャネル領域と逆導電型のソース・ドレイン領域とゲート絶縁膜とゲート電極とを有して一導電型シリコン基板表面に設けらた複数のMOS電界効果トランジスタが、前記シリコン基板表面に設けられたトレンチにより分離される分離構造において、前記トレンチが、前記チャネル領域および前記ソース・ドレイン領域からなる活性領域から所定幅の領域をへだてた位置の前記シリコン基板表面に設けられていることと、前記チャネル領域と前記所定幅の領域との境界の前記ゲート電極の側面および該所定幅の領域の表面が絶縁膜スペーサにより覆われ、埋設用の絶縁膜により前記トレンチが埋設され,かつ該絶縁膜スペーサの側面が覆われていることとを併せて特徴とするMOS電界効果トランジスタの分離構造。

IPC (2)：

H01L 21/76 ,  H01L 29/784

Patent cited by the Patent：

Cited by examiner (1)

• 半導体装置およびその製造方法
  Gazette classification：公開公報   Application number：特願平3-325742   Applicant：株式会社東芝