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J-GLOBAL ID：200903011414400903

ICテスタ

Inventor： 小柳 敏達 ,  吉田 健嗣
Applicant, Patent owner： 株式会社アドバンテスト
Agent (1)： 草野 卓 (外1名)
Gazette classification：公開公報
Application number (International application number)：1995232574
Publication number (International publication number)：1997080118
Application date： Sep. 11, 1995
Publication date： Mar. 28, 1997
Summary：

【要約】【課題】 初期調整時に行う各チャネルの伝搬遅延時間の調整時間を短縮する。【解決手段】 キャリブレーションボード4に、端子Q1 〜Qn に入力された測定信号の一つを切換選択するマルチプレクサ16と、その出力信号から測定された各チャネルの伝搬遅延時間を記憶すると共にそれらのデータをICテスタ本体2の遅延制御回路10に供給するメモリ17が設けられる。またマルチプレクサ16の出力信号から各チャネルの伝搬遅延時間を測定する回路19が必要に応じ設けられる。各チャネルの遅延時間の測定とメモリ17への書込みとは必要に応じ、例えば週に1回または月に1回程度適当な時に行えばよい。通常、試験前に行う初期調整時には、遅延制御回路10はメモリ17のデータを読み出して遅延回路71 〜7n を調整するだけでよい。メモリ17は本体2側に実装してもよい。

Claim (excerpt)：

タイミング発生器と、そのタイミング発生器のタイミングに従って、第1〜第n(2以上の整数)チャネルの測定信号を発生させる信号発生器と、その信号発生器より出力される第1〜第nチャネルの測定信号に遅延を与える第1〜第n可変遅延回路と、第1〜第n測定ピンと、前記第1〜第n可変遅延回路の出力信号を入力して前記第1〜第n測定ピンに測定信号(電流/電圧)を供給する第1〜第nドライバと、前記第1〜第n測定ピンに発生した信号(電圧/電流)を期待値と比較する第1〜第n比較器と、前記第1〜第n可変遅延回路の遅延時間を調整する遅延制御回路とを具備するICテスタ本体と、被試験ICを実装するICソケットと、前記ICテスタ本体の第1〜第n測定ピンに接触される第1〜第n入出力端子と、その第1〜第n入出力端子を前記ICソケットを介して被試験ICの対応する端子に接続する配線とを有するテストボードと、前記テストボードの第1〜第n入出力端子の代わりに前記ICテスタ本体の前記第1〜第n測定ピンに接続される第1〜第n端子を有し、前記ICテスタ本体の各チャネルの前記測定信号発生器より前記測定ピンまでの伝搬遅延時間を測定して、その測定データをICテスタ本体の前記遅延制御回路に入力するキャリブレーションボードと、を具備するICテスタにおいて、前記キャリブレーションボードが、前記第1〜第n端子に入力された各チャネルの測定信号の一つを切換選択するマルチプレクサと、そのマルチプレクサの出力信号から測定した各チャネルの伝搬遅延時間を記憶すると共に、それらのデータを前記遅延制御回路に供給するメモリとを具備することを特徴とするICテスタ。

FI (2)：

G01R 31/28 H ,  G01R 31/28 P