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J-GLOBAL ID：200903011509176520

半導体装置の層間絶縁膜形成方法

Inventor： 室山 雅和
Applicant, Patent owner： ソニー株式会社
Agent (1)： 山口 邦夫 (外1名)
Gazette classification：公開公報
Application number (International application number)：1995010043
Publication number (International publication number)：1996203890
Application date： Jan. 25, 1995
Publication date： Aug. 09, 1996
Summary：

【要約】【目的】新規装置を使用せずに成膜でき、また膜質が良好で埋め込み特性が良好な低誘電率の層間絶縁膜を良好に形成し得る半導体装置の層間絶縁膜の形成方法を提供する。【構成】TEOSにフッ素源としてC2F6やNF3を添加して半導体装置の段差基体24上にSiOF膜(CVD膜)25を形成する(B)。次に、SiOF膜25に対して撥水性を低下させる、または親水性を向上させる表面処理をする。例えば、酸化性ガスによるプラズマ処理や、親水性を向上させるイオン種によるイオン注入をする。次に、表面処理されたSiOF膜25上にO3/TEOS膜(CVD膜)26を形成する。

Claim (excerpt)：

半導体装置の段差基体上に層間絶縁膜を形成する方法において、上記段差基体上にSiOF膜を形成する工程と、上記SiOF膜に対して撥水性を低下させる、または親水性を向上させる表面処理をする工程と、表面処理された上記SiOF膜上にO3/TEOS膜を形成する工程を有することを特徴とする半導体装置の層間絶縁膜形成方法。

IPC (3)：

H01L 21/316 ,  H01L 21/3205 ,  H01L 21/768

FI (2)：

H01L 21/88 K ,  H01L 21/90 P