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J-GLOBAL ID：200903011567280532

半導体装置の製造方法

Inventor： 小野 敏明
Applicant, Patent owner： 株式会社トーキン
Gazette classification：公開公報
Application number (International application number)：1999116625
Publication number (International publication number)：2000306833
Application date： Apr. 23, 1999
Publication date： Nov. 02, 2000
Summary：

【要約】【課題】 エピタキシャル成長により埋込層を形成した際、パターンシフトが発生しても、後のフォトリソグラフィーにおいて埋込パターンに目合わせ可能とする半導体装置の製造方法を得る。【解決手段】 第1導電型のシリコン基板1への第2導電型の不純物の局所拡散やイオン注入によりパターン層を形成したパターン面上へ、選択エピタキシャル成長層を堆積させ、酸化膜パターン2の埋込層を形成する半導体装置の製造方法において、前記シリコン基板1のパターン6面上のアライメントパターン上に、選択的に酸化膜11を残して、酸化膜11の無い部分へのみ選択にエピタキシャル成長層4を堆積し、前記酸化膜11を除去した時に得られるアライメントマーク12を使用して、後工程のフォトリソグラフィー時に、下の層のパターン6と位置を一致させることを特徴とする半導体装置の製造方法とする。

Claim (excerpt)：

第1導電型のシリコン基板への第2導電型の不純物の局所領域への拡散やイオン注入によりパターンを形成した面上へ、選択エピタキシャル成長層を堆積させる半導体装置の製造方法において、前記シリコン基板のパターン面上のアライメントパターン部上に、選択的に酸化膜を残して、酸化膜の無い部分へのみ選択にエピタキシャル成長層を堆積し、前記酸化膜を除去した時に得られる、選択エピタキシャル成長層が堆積されていない第1導電型の表面に形成されたアライメントパターンを使用して、後工程のフォトリソグラフィー時に、前記アライメントパターンを基準とすることを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 21/20 ,  H01L 21/027

FI (2)：

H01L 21/20 ,  H01L 21/30 502 M

F-Term (5)：

5F046EA12 ,  5F046EA15 ,  5F046EA23 ,  5F046EA24 ,  5F052KA10