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J-GLOBAL ID：200903011652591598

半導体装置の重ね合わせ精度測定マークの構成およびその形成方法

Inventor： 庄野 朋文
Applicant, Patent owner： 松下電子工業株式会社
Agent (1)： 宮井 暎夫
Gazette classification：公開公報
Application number (International application number)：1996309087
Publication number (International publication number)：1998150085
Application date： Nov. 20, 1996
Publication date： Jun. 02, 1998
Summary：

【要約】【課題】重ね合わせ精度を向上することができる半導体装置の重ね合わせ精度測定マークの構成およびその形成方法を提供する。【解決手段】半導体基板1と、この半導体基板1に形成された下層配線3および下層マーク4と、半導体基板1上に被覆されて下層マーク4の位置に下層マーク4よりも広幅の開口部7を形成した層間絶縁膜6と、この層間絶縁膜6上に形成された上層配線膜9と、上層配線膜9に形成されたレジストパターン10と、下層マーク4の位置に形成されて端部が層間絶縁膜9上に位置する上層マーク11とを備えている。

Claim (excerpt)：

半導体基板と、この半導体基板に形成された下層配線および下層マークと、前記半導体基板上に被覆されて前記下層マークの位置に前記下層マークよりも広幅の開口部を形成した層間絶縁膜と、この層間絶縁膜上に形成された上層配線膜と、前記上層配線膜に形成されたレジストパターンと、前記下層マークの位置に形成されて端部が前記層間絶縁膜上に位置する上層マークとを備えた半導体装置の重ね合わせ精度測定マークの構成。

IPC (3)：

H01L 21/66 ,  H01L 21/027 ,  H01L 21/3205

FI (4)：

H01L 21/66 J ,  H01L 21/66 Y ,  H01L 21/30 522 Z ,  H01L 21/88 S