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J-GLOBAL ID：200903011684608085

半導体装置及びその製造方法

Inventor： 土屋 賀子
Applicant, Patent owner： ソニー株式会社
Agent (1)： 佐藤 隆久
Gazette classification：公開公報
Application number (International application number)：1996032107
Publication number (International publication number)：1997232524
Application date： Feb. 20, 1996
Publication date： Sep. 05, 1997
Summary：

【要約】【課題】n+ 型、p+ 型のいずれか一方の極性を有するポリシリコンで構成されたゲート電極を有し、pMOSトランジスタとnMOSトランジスタの両方のトランジスタにおける短チャネル効果を抑制することができるCMOS等の半導体装置及びその製造方法を提供する。【解決手段】ゲート電極の極性と反対導電型、例えば、ゲート電極の極性がn型の場合はpMOSトランジスタ、ゲート電極の極性がp型の場合はnMOSトランジスタそれぞれを、チャネルが形成される基板面が隣接する素子分離絶縁層の端部より突出しているいわゆるエッジ動作型MOSトランジスタとする。

Claim (excerpt)：

それぞれ素子分離絶縁層で電気的に分離された第1導電型の電界効果トランジスタと第2導電型の電界効果トランジスタとを同一基板内に有し、かつゲート電極が第1導電型又は第2導電型のいずれか一方の不純物が導入されたポリシリコンで構成される半導体装置において、該ゲート電極の不純物の導電型と反対導電型の電界効果トランジスタにおけるチャネルが形成される基板面が、隣接する素子分離絶縁層の端部より突出し、この突出基板部がゲート絶縁層を介してゲート電極に被覆されてなることを特徴とする半導体装置。