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J-GLOBAL ID：200903011731993081

半導体集積回路

Inventor： 寺田 孝守
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 高田 守
Gazette classification：公開公報
Application number (International application number)：1993194916
Publication number (International publication number)：1995050399
Application date： Aug. 05, 1993
Publication date： Feb. 21, 1995
Summary：

【要約】【目的】 マスタースライス方式により製造される半導体集積回路において、低消費電力の回路を得る。【構成】 マクロセル内部に、駆動能力調整用バッファ回路群を配置し、自動配置配線後の出力負荷容量が確定した時点でコンタクトやスルーホールを適当に配設し、出力駆動能力を確定する。【効果】 駆動する出力負荷に対して駆動能力を容易に最適化でき消費電力を低減させることができる。

Claim (excerpt)：

マスタースライス方式(master slice approach) により製造される論理回路の半導体集積回路において、マクロセルの基本回路の出力信号を入力し、入力信号の論理を反転した論理の信号を出力する第1のバッファ回路、この第1のバッファ回路の出力信号を入力し、入力信号の論理を反転した論理の信号を出力する出力用バッファ回路、1個または複数個のバッファ回路から構成され、各バッファ回路の入力には上記出力用バッファ回路の入力が並列に接続可能であり、上記各バッファ回路の出力は上記出力用バッファ回路の出力と並列に接続可能なように配列された駆動能力調整用バッファ回路群、当該半導体集積回路の配置配線後必要に応じて上記駆動能力調整用バッファ回路群内の適当数のバッファ回路を上記出力用バッファ回路に並列に接続する並列接続手段、を備えたことを特徴とする半導体集積回路。

IPC (2)：

H01L 27/118 ,  H01L 21/82

FI (2)：

H01L 21/82 M ,  H01L 21/82 P