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J-GLOBAL ID：200903011765990260

情報処理装置

Inventor： 廣瀬 英幸 ,  渡部 弘好 ,  田辺 昭夫
Applicant, Patent owner： 富士ゼロックス株式会社
Agent (1)： 平木 道人 (外1名)
Gazette classification：公開公報
Application number (International application number)：1992129791
Publication number (International publication number)：1993303456
Application date： Apr. 24, 1992
Publication date： Nov. 16, 1993
Summary：

【要約】【目的】 親基板に対する複数の子基板の実装有無を判断できるようにする。【構成】 親基板1のスロット3に接続されたライン4は抵抗R1を介して接地されている。抵抗R1とスロット3との中間位置のx点はA/D変換器5に接続され、その出力はCPU6に取込まれる。子基板のコネクタ7の、前記ライン4と対応するビットには、プルアップされたライン8が接続されている。子基板2が親基板1に接続されると、抵抗R1と抵抗R2とで分圧された電位がA/D変換器5に接続される。抵抗R1の値を固定しておけば、前記分圧された電位は子基板2の抵抗R2に依存する。子基板2の種類毎に抵抗R2の値を変えておけば、A/D変換器5の出力に基づいて子基板2の実装有無、種類、実装枚数などの実装状態を検知できる。

Claim (excerpt)：

スロットを介して親基板および子基板が接続される情報処理装置において、子基板の種類毎に抵抗値が設定された抵抗を分圧抵抗の一部とし、子基板が親基板に接続された場合に完成する分圧回路を設け、前記分圧回路における予定位置での分圧電位と予定の基準電位との比較結果に基づいて子基板実装状態を検知するように構成したことを特徴とする情報処理装置。