Pat

J-GLOBAL ID：200903011790129030

半導体集積回路の検査容易化設計方法、及びその方法を用いて設計される半導体集積回路

Inventor： 市川 修 ,  細川 利典 ,  高井 裕司
Applicant, Patent owner： 松下電器産業株式会社
Agent (1)： 前田 弘 (外2名)
Gazette classification：公開公報
Application number (International application number)：1997212941
Publication number (International publication number)：1999052024
Application date： Aug. 07, 1997
Publication date： Feb. 26, 1999
Summary：

【要約】【課題】 ラッチベースで設計される論理回路に対して、回路面積の増加を抑えつつ、検査容易化設計を行う。【解決手段】 ラッチベースで設計された論理回路のループ構造内にスキャン回路挿入部SCI1が配置される。この挿入部SCI1は、前記ループ構造内に位置するラッチL3と、これに並列に配置されるスキャンフリップフロップSFF1と、セレクタMUX2を持つ。このセレクタMUX2は、ラッチL3及びスキャンフリップフロップSFF1の各出力を選択して出力する。他のラッチL1、L2のイネーブル入力端子には他のセレクタMUX1が接続される。このセレクタMUX1は、通常のイネーブル信号Φ2と論理値“1”とを選択して出力する。テストモード時には、ラッチL1、L2はセレクタMUX1でスルーモードに固定され、スキャンフリップフロップSFF1はシフトレジスタ状に接続され、スキャンパスを構成する。

Claim (excerpt)：

ラッチベースで論理回路を設計する論理設計処理と、前記論理設計処理により生成された論理回路においてループ構造を探索し特定するループ探索処理と、前記ループ探索処理により特定されたループ構造に含まれる所定のラッチに、スキャンフリップフロップ又はラッチを追加するスキャン回路挿入処理と、前記生成された論理回路に含まれるラッチのうち、前記所定のラッチ以外のラッチに対し、通常動作時にはクロック信号を、検査時には所定の論理値を各々ラッチのイネーブル入力端子に入力するテスト回路を接続、挿入するテスト回路挿入処理とを備えたことを特徴とする半導体集積回路の検査容易化設計方法。

IPC (6)：

G01R 31/28 ,  G06F 11/22 360 ,  G06F 17/50 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (5)：

G01R 31/28 G ,  G06F 11/22 360 P ,  G06F 15/60 654 N ,  H01L 21/82 T ,  H01L 27/04 T