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J-GLOBAL ID：200903011884355777

シリコン・オン・インシュレータ基板上のCMOS集積回路およびシリコン・オン・インシュレータ基板上に集積回路を形成する方法

Inventor： エヌ.ギャリー タール
Applicant, Patent owner： ノーザン・テレコム・リミテッド
Agent (1)： 酒井 宏明
Gazette classification：公開公報
Application number (International application number)：1996178371
Publication number (International publication number)：1997162417
Application date： Jul. 08, 1996
Publication date： Jun. 20, 1997
Summary：

【要約】【課題】 CMOS集積回路の構造と既存のCMOSプロセス技術とを両立させ、低電圧で動作する集積回路の最適な閾値電圧制御を得ること。【解決手段】 シリコン表面層の選択された領域に形成されたn-MOSFET104およびp-MOSFET102と、絶縁層116に隣接した下側のシリコン基板114の表面の、重度にドープされた領域によって形成された、2つのバック・ゲート電極150、152とから構成され、バック・ゲート電極150は、一組のp-MOSFET102の下側に、バック・ゲート電極152は、一組のn-MOSFET104の下側に広がっており、各バック・ゲート電極が各MOSFETに対してバイアス電圧を印加するための接触部を有し、該接触部によって個々の組のMOSFETの閾値電圧を、対応するバック・ゲート電極にバイアスを印加することにより制御する。

Claim (excerpt)：

半導体基板層と、埋め込み絶縁誘電層と、その上側のシリコン表面層とから構成されるシリコン・オン・インシュレータ基板上のCMOS集積回路において、十分にディプリートされたCMOS技術を用いて、前記シリコン表面層の選択された領域に形成された複数のn-MOSFETおよびp-MOSFETと、前記絶縁誘電層に隣接した下側の半導体基板層の表面の、重度にドープされた領域によって形成された、少なくとも2つのバック・ゲート電極とから構成され、前記第1のバック・ゲート電極は、一組のp-MOSFETの下側に広がっており、前記第2のバック・ゲート電極は、一組のn-MOSFETの下側に広がっており、各バック・ゲート電極が各MOSFETに対してバイアス電圧を印加するための接触部を有し、前記接触部によって個々の組のMOSFETの閾値電圧を、対応するバック・ゲート電極にバイアスを印加することにより制御することを特徴とするCMOS集積回路。

IPC (3)：

H01L 29/786 ,  H01L 21/8238 ,  H01L 27/092

FI (3)：

H01L 29/78 613 A ,  H01L 27/08 321 B ,  H01L 29/78 617 N