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J-GLOBAL ID：200903011912555574

ダイナミックRAMリフレッシュ制御回路

Inventor： 田ノ下 勝
Applicant, Patent owner： 富士ファコム制御株式会社
Agent (1)： 山口 巖
Gazette classification：公開公報
Application number (International application number)：1994238723
Publication number (International publication number)：1996106782
Application date： Oct. 03, 1994
Publication date： Apr. 23, 1996
Summary：

【要約】【目的】DRAMを複数グループに分割する数が増加しても、1リフレッシュ周期内に実施する全DRAMのリフレッシュ期間の増加を最小限度に止め、MPUの処理速度の低下を防止する。【構成】MPU1と、複数のDRAM(4〜6)と、MPU1からの命令に基づきDRAM(4〜6)の読書き動作やリフレッシュ動作を制御するDRAMコントローラ2と、からなる電子制御装置のDRAMリフレッシュ制御回路において、電子制御装置は複数のグループに分割されたDRAM(4〜6)を備え、DRAMコントローラ2は複数のグループに分割されたダイナミックRAM(4〜6)をリフレッシュするとき、各々のグループのダイナミックRAMごとに行アドレスストローブ信号(RAS1,RAS2X,RAS3X)がアクティブになるタイミングを順次ずらす遅延回路9,10と論理回路7,8 とからなる遅延手段を備える。

Claim (excerpt)：

マイクロプロセッサと、複数のダイナミックRAMと、前記マイクロプロセッサからの命令に基づき前記ダイナミックRAMの読書き動作やリフレッシュ動作を制御するDRAMコントローラと、からなる電子制御装置のダイナミックRAMリフレッシュ制御回路において、電子制御装置は、複数のグループに分割されたダイナミックRAMを備え、DRAMコントローラは、前記複数のグループに分割されたダイナミックRAMをリフレッシュするとき、各々のグループのダイナミックRAMごとに行アドレスストローブ信号がアクティブになるタイミングを順次ずらす遅延回路と論理回路とからなる遅延手段を備える、ことを特徴とするダイナミックRAMリフレッシュ制御回路。

IPC (2)：

G11C 11/406 ,  G06F 12/00 550