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J-GLOBAL ID：200903011981137741

ダイレクトマスタリングによるスタンパー作製方法とその装置

Inventor： 佐野 一彦 ,  宮北 衡 ,  白井 正充 ,  西野 秀夫
Applicant, Patent owner： 松下電器産業株式会社 ,  株式会社三宝化学研究所
Agent (1)： 青山 葆 (外2名)
Gazette classification：公開公報
Application number (International application number)：2001171002
Publication number (International publication number)：2002367243
Application date： Jun. 06, 2001
Publication date： Dec. 20, 2002
Summary：

【要約】【課題】 基板エッチング時のマスクとなるレジスト突起側面の傾斜角が70 ゚以上あり、スタンパーの突起側面の傾斜角を60 ゚以上とするダイレクトマスタリングによるスタンパー作製方法とその装置を提供する。【解決手段】 露光部8Aのレジスト表面に保護層となるSiO2の表面層9を形成し、未露光部8Bとの耐エッチング性に差をつけ、傾斜角度の大きい突起10を有するマスクでスタンパーを作製する。

Claim (excerpt)：

表面修飾レジストが塗布されて表面修飾レジスト層が形成された基板を相対的に回転させながら、記録すべき信号で変調されたレーザビームをサブミクロンのサイズに絞って上記基板の上記表面修飾レジスト層上に照射して、上記表面修飾レジスト層に露光部と未露光部とを形成し、その後、CVD法により上記露光部の表面にSiO2層又はポリシロキサン層を生成させ、その後、酸素プラズマで上記レジスト層をエッチングし、上記SiO2層及び上記エッチング中に上記ポリシロキサン層から生成されるSiO2層を保護層として上記露光部を保護し、上記露光部以外の上記未露光部を除去することにより上記基板上に上記レジストの突起を形成し、その後、上記レジストの突起をマスクとして上記基板をドライエッチングし、その後、上記基板上の残留レジストを除去することにより、上記基板上に信号突起を形成してスタンパーを作製するようにしたダイレクトマスタリングによるスタンパー作製方法。

IPC (4)：

G11B 7/26 511 ,  G03F 7/38 512 ,  G03F 7/40 521 ,  H01L 21/027

FI (4)：

G11B 7/26 511 ,  G03F 7/38 512 ,  G03F 7/40 521 ,  H01L 21/30 529

F-Term (21)：

2H096AA30 ,  2H096BA01 ,  2H096EA05 ,  2H096FA04 ,  2H096GA37 ,  2H096HA30 ,  5D121BB03 ,  5D121BB04 ,  5D121BB08 ,  5D121BB33 ,  5D121BB34 ,  5D121BB38 ,  5D121CB05 ,  5D121CB08 ,  5D121CB09 ,  5D121EE05 ,  5D121EE13 ,  5D121EE16 ,  5D121GG04 ,  5D121GG24 ,  5F046BA07