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J-GLOBAL ID：200903012172430809

半導体素子の製造方法

Inventor： 奥野 泰幸
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 清水 守 (外1名)
Gazette classification：公開公報
Application number (International application number)：1993100999
Publication number (International publication number)：1994310497
Application date： Apr. 27, 1993
Publication date： Nov. 04, 1994
Summary：

【要約】【目的】 スルーホールの導通不良をなくし、かつ、スルーホールにおける接続の信頼性の優れた多層配線構造を持つ半導体素子の製造方法を提供する。【構成】 多層配線構造を持つ半導体素子の製造方法において、層間絶縁膜層14にスルーホールを形成する工程と、真空中でスルーホールの側壁に付着している側壁堆積膜16を脱離させる温度で熱処理を行う工程と、大気に暴露することなくArのスパッタエッチングを行う工程を順に施す。

Claim (excerpt)：

多層配線構造を持つ半導体素子の製造方法において、(a)層間絶縁膜層にスルーホールを形成する工程と、(b)真空中でスルーホールの側壁に付着している堆積膜を脱離させる温度で熱処理を行う工程と、(c)大気に暴露することなくArのスパッタエッチングを行う工程を順に施すことを特徴とする半導体素子の製造方法。

IPC (4)：

H01L 21/3205 ,  H01L 21/28 ,  H01L 21/285 ,  H01L 21/90

FI (2)：

H01L 21/88 A ,  H01L 21/88 C