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J-GLOBAL ID：200903012198075411

圧縮された構成ビット・ストリームを使用してゲート・アレイをプログラムするプログラム可能論理回路、及びその方法

Inventor： デビット・ジョン・クラフト ,  スコット・ホイットニー・ゴウルド ,  フランク・レイ・キィサー・サード ,  ブリアン・ワース
Applicant, Patent owner： インターナショナル・ビジネス・マシーンズ・コーポレイション
Agent (1)： 合田 潔 (外2名)
Gazette classification：公開公報
Application number (International application number)：1996244590
Publication number (International publication number)：1997153789
Application date： Sep. 17, 1996
Publication date： Jun. 10, 1997
Summary：

【要約】【課題】 本発明は、圧縮されたビット・ストリームを使用してゲート・アレイをプログラムする方法およびプログラム論理回路を提供する。【解決手段】 汎用化データ圧縮解除エンジンをフィールド・プログラム可能ゲート・アレイ(「FPGA」)に組み込む。汎用化データ圧縮解除エンジンは、汎用データ圧縮解除技術、例えばLempel-Ziv型技術を使用する。動作中、圧縮された構成ビット・ストリームがFPGA中の汎用化データ圧縮解除エンジンによって受け取られ、それによって圧縮解除される。そして、得られる圧縮解除された構成ビット・ストリームを使用して、FPGA内の論理セルをプログラムする。

Claim (excerpt)：

複数のプログラム可能論理セルと、構成入力と、圧縮された入力および圧縮解除された出力を有する汎用化データ圧縮解除エンジンとを含み、前記圧縮された入力が前記構成入力に結合され、前記圧縮解除された出力が前記複数のプログラム可能論理セルに結合されて、それらのプログラミングを提供することを特徴とするプログラム可能論理回路。

IPC (3)：

H03K 19/177 ,  H03K 19/173 101 ,  H03M 7/40

FI (3)：

H03K 19/177 ,  H03K 19/173 101 ,  H03M 7/40