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J-GLOBAL ID：200903012277904520

半導体装置の製造方法

Inventor： 門村 新吾
Applicant, Patent owner： ソニー株式会社
Agent (1)： 小池 晃 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992347209
Publication number (International publication number)：1994196450
Application date： Dec. 25, 1992
Publication date： Jul. 15, 1994
Summary：

【要約】【目的】 ウェハ面内における寸法変換差のバラつきを抑制し、3層レジスト・プロセスによるコンタクト・ホール加工を実用化する。【構成】 3層レジスト・プロセスで形成されるマスクを介してSiO2 層間絶縁膜2をドライエッチングする際、該マスク表面のSOG中間層パターン4が除去されるまではエッチング反応系のC/F比を相対的に大きく維持する。つまり、ウェハ面積の大部分を占めるSOG中間層パターン4から大量放出されるO原子によりフルオロカーボン系エッチング・ガスの解離が促進され、過剰なF* により下層レジスト・パターン3に対する選択性が低下するのを防ぐ。SOG中間層パターン4の消失後はC/F比を低下させ、過剰なポリマー堆積を防止する。C/F比の制御は、ガス組成の途中切り替えや、エッチング領域からのH原子放出により行う。

Claim (excerpt)：

相対的に薄いシリコン化合物層を表層部に有するエッチング・マスクを介して該エッチング・マスク直下の相対的に厚いシリコン化合物層をドライエッチングする半導体装置の製造方法において、前記エッチング中、エッチング反応系の炭素原子数とフッ素原子数との比を表すC/F比を、前記相対的に薄いシリコン化合物層が除去されるまでの第1段階では相対的に大とし、前記相対的に厚いシリコン化合物層の残余部を除去する第2段階では相対的に小とすることを特徴とする半導体装置の製造方法。