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J-GLOBAL ID：200903012298866874

半導体装置およびその製造方法

Inventor： 藤盛 靖弘
Applicant, Patent owner： 川崎製鉄株式会社
Agent (1)： 渡辺 望稔 (外1名)
Gazette classification：公開公報
Application number (International application number)：1999076115
Publication number (International publication number)：2000269338
Application date： Mar. 19, 1999
Publication date： Sep. 29, 2000
Summary：

【要約】【課題】高抵抗値を必要とする半導体素子のレイアウト面積を低減することができる半導体装置およびその製造方法を提供する。【解決手段】サリサイド化された半導体素子およびサリサイド化されていない半導体素子の上層全面に層間絶縁膜を被覆して、サリサイド化された半導体素子およびサリサイド化されていない半導体素子の形成位置に対応する層間絶縁膜の位置にコンタクトホールを開孔し、次いで、層間絶縁膜の表面およびコンタクトホールの内部表面にバリアメタルを被覆した後、サリサイド化されていない半導体素子の形成位置に対応して開孔されたコンタクトホールの内部表面に被覆されたバリアメタルを除去することにより、上記課題を解決する。

Claim (excerpt)：

サリサイド化された半導体素子と、サリサイド化されていない半導体素子と、これらのサリサイド化された半導体素子およびサリサイド化されていない半導体素子の上層全面に形成された層間絶縁膜とを有し、前記サリサイド化された半導体素子の形成位置に対応して前記層間絶縁膜に開孔されたコンタクトホールの内部表面にはバリアメタルが被覆され、前記サリサイド化されていない半導体素子の形成位置に対応して前記層間絶縁膜に開孔されたコンタクトホールの内部表面にはバリアメタルが被覆されていないことを特徴とする半導体装置。

IPC (6)：

H01L 21/768 ,  H01L 21/28 301 ,  H01L 21/28 ,  H01L 21/3205 ,  H01L 27/04 ,  H01L 21/822

FI (6)：

H01L 21/90 A ,  H01L 21/28 301 S ,  H01L 21/28 301 R ,  H01L 21/88 Z ,  H01L 21/90 C ,  H01L 27/04 P

F-Term (34)：

4M104AA01 ,  4M104BB14 ,  4M104BB24 ,  4M104BB30 ,  4M104CC01 ,  4M104DD02 ,  4M104DD84 ,  4M104FF11 ,  4M104FF17 ,  4M104FF18 ,  4M104GG08 ,  4M104GG19 ,  4M104HH14 ,  4M104HH15 ,  4M104HH20 ,  5F033HH18 ,  5F033HH26 ,  5F033HH33 ,  5F033JJ18 ,  5F033JJ26 ,  5F033JJ33 ,  5F033KK01 ,  5F033KK04 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033QQ08 ,  5F033QQ37 ,  5F033QQ70 ,  5F033QQ73 ,  5F033VV09 ,  5F033XX00 ,  5F038AR07 ,  5F038AR16