Pat
J-GLOBAL ID：200903012617605558
半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1994116397
Publication number (International publication number)：1995326631
Application date： May. 30, 1994
Publication date： Dec. 12, 1995
Summary：
【要約】【目的】厚メッキによるT型ゲート電極を自己整合的に形成し、且つソース・ドレイン電極を自己整合的に形成して、低抵抗ゲート電極と安定したソース・ドレイン抵抗を得る。【構成】半導体基板上に第1のスペーサ5および第2のスペーサ7を設け、半導体層4を含めてT型形状にエッチングして開口部41、51,71を形成し、その側面に側壁膜9を設け、全面にゲート金属材10、ホトレジスト膜11を設け、エッチバックして開口部にのみゲート金属10Gを残し、ゲート金属10Gをマスクにしてドライエッチングによりゲート金属10G下に第1のスペーサ5を残し、半導体基板の垂直方法からソース,ドレイン電極13S,13Dのオーミック金属を被着する。
Claim (excerpt)：
所定の結晶構造を有した半導体基板の表面上に第1のスペーサ、次に第2のスペーサ、さらにゲート領域を設けるための第1の開口部を有したホトレジスト膜を形成する工程と、前記第2のスペーサに前記第1の開口部の寸法よりも大きな第2の開口部を形成する工程と、前記第1のスペーサから前記半導体基板の表面部分にかけて前記第1の開口部の寸法と同等の寸法の第3の開口部を形成する工程と、前記ホトレジスト膜を除去する工程と、前記第2の開口部の側面および前記第3の開口部の側面に絶縁膜による側壁膜を形成する工程と、前記第3の開口部内に露出する前記半導体基板に被着してゲート材料となる金属膜を全面に形成する工程と、前記金属膜上に平坦化材としてホトレジスト膜を設けて表面を平坦化する工程と、前記平坦化材としてのホトレジスト膜をエッチバックして、前記第2および第3の開口部により生じた前記金属膜の表面凹部上の該ホトレジスト膜を残余せしめ、該金属膜の他の表面部分を露出させる工程と、前記残余したホトレジスト膜をマスクにして前記露出した金属膜の部分、前記第2のスペーサおよび前記第2の開口部の側面の側壁膜を順次除去し、さらにこれら第2のスペーサおよび第2の開口部の側面の側壁膜下に位置する前記第1のスペーサの箇所を除去して前記半導体基板の表面を露出させる工程と、前記露出した半導体基板の表面に金属電極をオーミック接続して被着する工程とを有することを特徴とする半導体装置の製造方法。
IPC (2)：
H01L 21/338
, H01L 29/812
