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J-GLOBAL ID：200903012622365441
MOS型半導体装置およびその製造方法
Inventor：
,
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Applicant, Patent owner：
Agent (1)：
小鍜治 明 (外2名)
Gazette classification：公開公報
Application number (International application number)：1991178075
Publication number (International publication number)：1993029339
Application date： Jul. 18, 1991
Publication date： Feb. 05, 1993
Summary：
【要約】【目的】 基板電圧を印加した状態で短チャネル効果を抑制し、サブミクロン領域への微細化を可能にするMOS型半導体装置とその製造方法を提供する。【構成】 高濃度p型拡散層2をn型の高濃度ソース層3aおよび高濃度ドレイン層3bよりやや深めに形成し、ゲート直下に非常に浅いしきい値電圧制御用n型不純物層5を形成する。この構成により、しきい値電圧の上昇を考慮することなく高濃度p型拡散層2の不純物濃度を高くすることができ、高濃度ソース層3a、高濃度ドレイン層3bおよび低濃度拡散層4の空乏層ののびが抑えられ、短チャネル効果を著しく抑制することができる。
Claim (excerpt)：
半導体基板上に形成された第1導電型の高濃度拡散層と、前記第1導電型の高濃度拡散層内に同程度の深さで形成された第2導電型の高濃度ソース層および高濃度ドレイン層と、前記高濃度ソース層および高濃度ドレイン層の間の主面にゲート絶縁膜を介して設けられたゲート電極と、前記高濃度ソース層と高濃度ドレイン層の間にあって前記高濃度ソース層および高濃度ドレイン層より浅くかつその側面にそれぞれ接して形成された第2導電型の低濃度不純物層とを備えたMOS型半導体装置。
IPC (3)：
H01L 21/336
, H01L 29/784
, H01L 21/265
H01L 29/78 301 L
, H01L 21/265 L
, H01L 29/78 301 H
